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TIP41C 的PDF資料 下載 ,52600K

TIP41C 的貨源和報(bào)價(jià) TIP41C 的相關(guān)技術(shù)信息

其他型號(hào)

TIP41C低頻大功率平面晶體管芯片設(shè)計(jì)

TIP41C是一種中壓低頻大功率線性開關(guān)晶體管。該器件設(shè)計(jì)的重點(diǎn)是它的極限參數(shù)。設(shè)計(jì)反壓較高的大功率晶體管時(shí)，首先是如何提高晶體管的反壓，降低集電區(qū)雜質(zhì)濃度NC。但由于電阻率ρC的增大，集電區(qū)體電阻上的電壓降會(huì)增大，從而使飽和壓降增大到不允許的程度。而減小NC又會(huì)使空間電荷限制效應(yīng)發(fā)生，從而造成大電流β的急劇下降。為解決上述矛盾，設(shè)計(jì)時(shí)一般采用外延結(jié)構(gòu)。

事實(shí)上，TIP41C低頻大功率平面晶體管在設(shè)計(jì)上應(yīng)采用深擴(kuò)散、厚基區(qū)、大面積寬電極等結(jié)構(gòu)，管芯的縱向尺寸應(yīng)比較厚，橫向尺寸應(yīng)比較寬。控制管芯面積在2×2 mm2左右時(shí)，可采用覆蓋式結(jié)構(gòu)設(shè)計(jì)光刻版圖，這樣就能盡可能增加發(fā)射區(qū)周長(zhǎng)，滿足電流要求，也能使電流分布更均勻。為此，本文給出了一種開發(fā)T1P41／2C低頻大功率平面晶體管的設(shè)計(jì)方法。

1 TIP41C芯片的參數(shù)要求

TIP41C晶體管極限參數(shù)要求如下：

PC：集電極功率耗散(Tc=25℃)為65 W

BVCEO：集電極-發(fā)射極電壓為100 V

BVEBO：發(fā)射極-基極電壓為5 V

IC:集電極電流為6A

TlP41C的直流電參數(shù)如表1所列。

2 TIP41C的設(shè)計(jì)計(jì)算

對(duì)于以上設(shè)計(jì)要求，可通過(guò)理論計(jì)算來(lái)確定TIP41C晶體管各部分的雜質(zhì)濃度及結(jié)構(gòu)尺寸。

2.1 集電結(jié)的結(jié)深和外延層電阻率的確定 若選取集電結(jié)結(jié)深xjc等于8μm，那么，根據(jù)BVCEO≥100 V，且 ，則有： 。考慮到余量的充分性，可取BVCEO等于280 V為設(shè)計(jì)目標(biāo)。假設(shè)基區(qū)表面雜質(zhì)濃度(硼擴(kuò))NSB為1018cm-3，而結(jié)深為8μm，那么，查表得出的外延層材料的雜質(zhì)濃度NC為2×1014cm-3，相應(yīng)的電阻率ρc為24 Ω·cm。所以，可取外延材料的電阻率為25±1Ω·cm。

2.2 基區(qū)寬度Wb和發(fā)射結(jié)結(jié)深xje的確定

低頻大功率晶體管的Wb、xje主要根據(jù)擊穿電壓和安全工作的需要來(lái)選定。圖1是集電結(jié)附近的雜質(zhì)分布和勢(shì)壘情況，其中x1和x2分別是集電結(jié)在基區(qū)部分和集電區(qū)部分的勢(shì)壘寬度，它們的總勢(shì)壘寬度是δ=x1+x2。這樣，在NC為2×1014cm-3、NSB為1018 cm-3、V為280 V的條件下，查表可得δ=35μm，x1／δ=0.07，此時(shí)x1為2.45μm。

為了保證擊穿電壓的要求，應(yīng)盡可能的提高二次擊穿耐壓量，晶體管的基區(qū)寬度應(yīng)大于2.45μm，但又不能太大，否則基區(qū)輸運(yùn)系數(shù)η會(huì)減小。從而使電流放大系數(shù)減小，因此應(yīng)選擇基區(qū)寬度Wb=3μm。由于集電結(jié)結(jié)深xjc=Wb+xje=8μm，因此，一般來(lái)說(shuō)，發(fā)射結(jié)xje應(yīng)等于基區(qū)寬度的1.0～2.5倍。綜合以上考慮，可確定基區(qū)寬度Wb為3μm，發(fā)射結(jié)結(jié)深xje為5μm。

2.3 外延層厚度T的確定

外延層厚度T至少應(yīng)等于集電區(qū)厚度WC、集電結(jié)結(jié)深xje、反擴(kuò)散層三部分之和。為了能達(dá)到BVCBO指標(biāo)，集電區(qū)高阻層厚度WC應(yīng)大于為集電結(jié)雪崩擊穿時(shí)對(duì)應(yīng)的空間電荷寬度XmB。

從改善雪崩注入二次擊穿的角度考慮，希望集電區(qū)厚度WC≥BVCBO／EM，其中EM為最大電場(chǎng)強(qiáng)度。

南于TIP41C晶體管的BVCBO要求為280 V，因此，對(duì)于電阻率ρc為25 Ω·cm的硅晶體管，集電區(qū)厚度WC≈20μm。假設(shè)使用摻As襯底材料，反擴(kuò)散層厚為2μm，則外延層厚度T應(yīng)等于30μm。所以，可取材料外延層厚度為30+2μm。

2.4 基區(qū)硼擴(kuò)散濃度的確定

為改善晶體管的大電流特性，基區(qū)硼擴(kuò)散濃度應(yīng)高一些，但基區(qū)雜質(zhì)濃度太高又會(huì)降低BVEBO，所以，應(yīng)在保證BYEBO≥5 V的前提下盡量提高基區(qū)濃度。基區(qū)雜質(zhì)沉積可采用離子注人工藝，當(dāng)基區(qū)再分布后，可認(rèn)為基區(qū)受主雜質(zhì)的再分布是高斯函數(shù)分布。若試用表面濃度NSB等于1018cm-3來(lái)分析，則：

事實(shí)上，在xjc=8μm處，有：

這樣，有：

查高斯函數(shù)表得：

而在發(fā)射結(jié)xje為5μm處有：

再查高斯函數(shù)表得：

即有：

由此發(fā)射結(jié)處質(zhì)濃度可查表得

考慮到邊緣擊穿，擊穿電壓有一定的下降，但也能滿足BVEBO≥5 V。而用NC=2×1014cm-3NSB=1018cm-3，xje=8μm便可查曲線得出基區(qū)的方塊電阻R□b為100 Ω／口。

2.5 發(fā)射區(qū)磷擴(kuò)散濃度的確定

3 TIP41C晶體管的設(shè)計(jì)參數(shù)

TIP41C的縱向和橫向結(jié)構(gòu)參數(shù)如表2所列。該芯片的工藝流程如下：

圖2所示是TIP41C的縱向結(jié)構(gòu)圖。

由于作者所在單位的生產(chǎn)車間設(shè)計(jì)比較簡(jiǎn)單，車間環(huán)境凈化程度不高，因此，在一次氧化、基區(qū)擴(kuò)散工藝中采用TCA工藝來(lái)對(duì)一次氧化、二次氧化過(guò)程中Na+的污染進(jìn)行有效控制，發(fā)射區(qū)擴(kuò)散采用P-吸雜工藝來(lái)控制三次氧化過(guò)程中Na+的產(chǎn)生，表面鈍化則采用PI膠工藝來(lái)保證外界環(huán)境不影響芯片表面，同時(shí)進(jìn)一步吸收、穩(wěn)定氧化層正電中心的移動(dòng)，從而使芯片ICEO漏電大大減少，目前，TIP41C的電參數(shù)達(dá)到國(guó)際先進(jìn)水平。

4 結(jié)束語(yǔ)

大量生產(chǎn)數(shù)據(jù)表明，我司設(shè)計(jì)的TIP41C晶體管芯片生產(chǎn)成本低，芯片尺寸1.78×1.78 mm2(為目前市場(chǎng)最小)，生產(chǎn)原材料完全采用國(guó)產(chǎn)材料，目前，該芯片的關(guān)鍵電參數(shù)(大電流特性和飽和壓降)已達(dá)到國(guó)際先進(jìn)水平，因而具有極強(qiáng)的市場(chǎng)競(jìng)爭(zhēng)力。