在雷達(dá)系統(tǒng)研制過(guò)程中，回波信號(hào)模擬器是不可缺少的設(shè)備，它可以靈活地產(chǎn)生雷達(dá)在各種工作狀態(tài)下的回波信號(hào)，有助于雷達(dá)的實(shí)驗(yàn)室調(diào)試，降低試驗(yàn)成本，增加靈活性，對(duì)其設(shè)計(jì)、改進(jìn)、定型都有重要意義。

　　本文設(shè)計(jì)的面目標(biāo)模擬器基于波形存儲(chǔ)直讀的DDWS(直接數(shù)字波形合成)法實(shí)現(xiàn)，模擬成像雷達(dá)接收其自身發(fā)射的單個(gè)射頻線(xiàn)性調(diào)頻脈沖，經(jīng)復(fù)雜的地面目標(biāo)反射后，形成的射頻回波信號(hào)經(jīng)下變頻后輸出。DSWS就是將預(yù)先存儲(chǔ)的經(jīng)理想采樣的數(shù)字波形直接進(jìn)行D／A轉(zhuǎn)換而得到所需的模擬信號(hào)。該模擬器采用波形存儲(chǔ)直讀法產(chǎn)生基帶I／Q信號(hào)，經(jīng)正交調(diào)制產(chǎn)生中頻，帶寬80 MHz，可直接輸出視頻信號(hào)和中頻信號(hào)。該面目標(biāo)模擬器具有較大的數(shù)據(jù)存儲(chǔ)空間和高的輸出時(shí)刻控制。設(shè)計(jì)中對(duì)I、Q路基帶數(shù)據(jù)進(jìn)行存儲(chǔ)，單路存儲(chǔ)空間256 Mbit(32 MB)，總存儲(chǔ)空間64 MB，可以滿(mǎn)足大多數(shù)需求；通過(guò)進(jìn)行延時(shí)補(bǔ)償使得輸出信號(hào)輸出時(shí)刻可控。

　　該模擬器采用USB接口加載回波數(shù)據(jù)，可通過(guò)計(jì)算機(jī)方便地修改波形數(shù)據(jù)。加載理想數(shù)據(jù)對(duì)信號(hào)處理機(jī)進(jìn)行功能驗(yàn)證，又可以加載實(shí)驗(yàn)數(shù)據(jù)實(shí)現(xiàn)真實(shí)目標(biāo)場(chǎng)景再現(xiàn)、進(jìn)行設(shè)備出廠(chǎng)前的系統(tǒng)聯(lián)調(diào)。系統(tǒng)控制單元采用Xilinx公司的VirtexⅡ系列XC2V500型FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)，完成系統(tǒng)的功能控制、高延時(shí)計(jì)算、數(shù)據(jù)存儲(chǔ)控制等關(guān)鍵任務(wù)。

1 系統(tǒng)結(jié)構(gòu)描述

　　按照操作流程系統(tǒng)功能分為數(shù)據(jù)加載和波形輸出兩部分。波形數(shù)據(jù)加載通過(guò)計(jì)算機(jī)USB口進(jìn)行，存儲(chǔ)在大容量Flash存儲(chǔ)器中。波形輸出時(shí)首先輸入初始高度、速度、加速度等參數(shù)，在同步脈沖的觸發(fā)下，把數(shù)據(jù)從Flash存儲(chǔ)器讀出存入FPGA內(nèi)部的Block SRAM中，在延時(shí)時(shí)刻到達(dá)后，在FPGA的控制下把數(shù)據(jù)輸出至D／A轉(zhuǎn)換器轉(zhuǎn)換為模擬信號(hào)。同時(shí)，F(xiàn)PGA還要實(shí)現(xiàn)對(duì)系統(tǒng)時(shí)鐘的管理，完成時(shí)鐘的去歪斜、頻率變換，確保時(shí)鐘的相參性。電路設(shè)計(jì)中為實(shí)現(xiàn)對(duì)載漏和鏡像的高抑制，正交調(diào)制器采用了專(zhuān)用的正交調(diào)制芯片，同時(shí)，電路布線(xiàn)采用I、Q兩路完全對(duì)稱(chēng)結(jié)構(gòu)，盡量保證兩路的幅相平衡；專(zhuān)門(mén)設(shè)計(jì)了可調(diào)節(jié)環(huán)節(jié)，如幅度及直流偏置調(diào)整電位器，盡量將兩路的幅度及直流偏置的差異調(diào)到。

2 關(guān)鍵技術(shù)分析

　　要使模擬器能模擬面目標(biāo)散射回波的功能，必須有充足的存儲(chǔ)空間存儲(chǔ)回波數(shù)據(jù)。為檢驗(yàn)雷達(dá)在不同場(chǎng)景下的性能，要求面目標(biāo)模擬器能方便地修改波形數(shù)據(jù)。因此，具有較快寫(xiě)入速度的數(shù)據(jù)存儲(chǔ)器的選擇和高效可靠的數(shù)據(jù)加載的實(shí)現(xiàn)成為系統(tǒng)設(shè)計(jì)的一個(gè)關(guān)鍵因素。模擬器的信號(hào)輸出時(shí)刻要有較高，以便不失真地再現(xiàn)目標(biāo)場(chǎng)景。高輸出延時(shí)計(jì)算成為系統(tǒng)設(shè)計(jì)的又一個(gè)關(guān)鍵技術(shù)。本模擬器的高延時(shí)計(jì)算沒(méi)有采用DSP芯片，而是在FPGA內(nèi)實(shí)現(xiàn)，簡(jiǎn)化了系統(tǒng)設(shè)計(jì)。

2.1 存儲(chǔ)器選擇

　　設(shè)計(jì)中存儲(chǔ)的面目標(biāo)回波數(shù)據(jù)分為I、Q兩路存儲(chǔ)。每路數(shù)據(jù)量為256 Mbit，總數(shù)據(jù)量為5l2 Mbit(64 MB)。波形輸出時(shí)D／A轉(zhuǎn)換器時(shí)鐘為100 MHz，如果數(shù)據(jù)直接由Flash存儲(chǔ)器輸出至D／A轉(zhuǎn)換器，則Flash存儲(chǔ)器具有100 MB／s的輸出速度時(shí)才能滿(mǎn)足D／A轉(zhuǎn)換器的數(shù)據(jù)更新速度。采用如此高速的大容量Flash存儲(chǔ)器會(huì)使系統(tǒng)設(shè)計(jì)成本大大增加。

　　因此，設(shè)計(jì)時(shí)采用了數(shù)據(jù)預(yù)讀入的方法來(lái)解決Flash存儲(chǔ)器輸出跟不上D／A轉(zhuǎn)換器要求的問(wèn)題。其基本思想是用FPGA內(nèi)部的高速Block Select RAM作為緩沖器。設(shè)計(jì)中使用的FPGA內(nèi)部的高速RAM讀寫(xiě)速度均在2.31 ns以下，完全可以滿(mǎn)足D／A轉(zhuǎn)換器的要求。每路存儲(chǔ)器對(duì)應(yīng)2個(gè)Block RAM、2個(gè)RAM乒乓操作，一個(gè)RAM用于預(yù)存從Flash存儲(chǔ)器讀出的下一個(gè)觸發(fā)周期的波形數(shù)據(jù)，另一個(gè)用于延時(shí)時(shí)刻到達(dá)后輸出本觸發(fā)周期的波形數(shù)據(jù)。圖2中第1行表示雷達(dá)的觸發(fā)脈沖(為正脈沖)，下面2行的方框示意2個(gè)RAM。其工作過(guò)程為：第N-1觸發(fā)周期內(nèi)從Flash存儲(chǔ)器讀出數(shù)據(jù)寫(xiě)入A，延時(shí)時(shí)刻到達(dá)后B中的數(shù)據(jù)輸出給D／A轉(zhuǎn)換器；第N觸發(fā)周期內(nèi)從Flash存儲(chǔ)器讀出數(shù)據(jù)寫(xiě)入B，延時(shí)時(shí)刻到達(dá)后A中的數(shù)據(jù)輸出給D／A轉(zhuǎn)換器；依此循環(huán)往復(fù)進(jìn)行。這樣數(shù)據(jù)的轉(zhuǎn)存和輸出分隔開(kāi)來(lái)，互不影響，只要Flash存儲(chǔ)器的速度滿(mǎn)足在一個(gè)觸發(fā)周期內(nèi)把一條回波數(shù)據(jù)輸出完畢就可以確保回波依次輸出。這就大大降低了對(duì)Flash存儲(chǔ)器的要求，降低了設(shè)計(jì)成本。

　　基于以上思想，設(shè)計(jì)中選擇兩片Intel公司大容量Strata Flash存儲(chǔ)器E28F256J3A-150作為數(shù)據(jù)存儲(chǔ)器。該Flash芯片具有寫(xiě)緩沖(write buffer)模式和異步頁(yè)讀(Asynchronous Page Mode)模式，數(shù)據(jù)寬度可在8 bit和16 bit之間選擇。當(dāng)該芯片工作在異步頁(yè)讀模式時(shí)，其快的單個(gè)數(shù)據(jù)平均讀出時(shí)間為56.25 ns，在脈沖重頻周期為100μs時(shí)，一個(gè)周期內(nèi)可完成1 777個(gè)數(shù)據(jù)點(diǎn)的轉(zhuǎn)存，滿(mǎn)足系統(tǒng)設(shè)計(jì)要求。同時(shí)，它的寫(xiě)緩沖模式使得它具有較快的寫(xiě)入速度，每片高達(dá)256 Mbit的容量使得I、Q兩路各用1片即可存儲(chǔ)所有數(shù)據(jù)。

2.2 數(shù)據(jù)加載

　　數(shù)據(jù)加載通過(guò)計(jì)算機(jī)USB口，經(jīng)過(guò)FT245BM將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)后在FPGA控制下存儲(chǔ)在Flash存儲(chǔ)器中。為了保證數(shù)據(jù)加載的正確，系統(tǒng)還具有回讀校驗(yàn)功能，加載結(jié)束立即把數(shù)據(jù)回讀到PC存儲(chǔ)，與加載源文件比較后給出正確與否及加載錯(cuò)誤的數(shù)據(jù)個(gè)數(shù)等信息，由用戶(hù)根據(jù)比較結(jié)果決定是重新進(jìn)行加載還是退出加載過(guò)程。數(shù)據(jù)在系統(tǒng)中的傳遞過(guò)程示意如下：USB(串行數(shù)據(jù))?FT245BM(8位并行數(shù)據(jù))?FPGA(16位并行數(shù)據(jù))?Flash存儲(chǔ)器(16位并行數(shù)據(jù))。

　　FT245BM 芯片是FTDI(Future Technology DevicesInternational Ltd)公司推出的進(jìn)行USB和并行I／O口協(xié)議轉(zhuǎn)換的專(zhuān)用芯片。FT245BM支持USB1.1及USB2.0規(guī)范，數(shù)據(jù)傳輸速度可達(dá)到1 MB／s。使用FT-DI提供的VCP(虛擬串口)驅(qū)動(dòng)程序，用該芯片實(shí)現(xiàn)的外設(shè)在PC中即被當(dāng)做一個(gè)標(biāo)準(zhǔn)的串行設(shè)備對(duì)待。用VC語(yǔ)言中提供的串口通信MSComm控件很容易可以完成控制程序編寫(xiě)。通過(guò)FT245BM既充分利用USB高速數(shù)據(jù)傳輸，又避免了在FPGA中開(kāi)發(fā)USB協(xié)議接口的麻煩，縮短研發(fā)周期；同時(shí)使得模擬器與PC的接口簡(jiǎn)單。

　　數(shù)據(jù)加載時(shí)Flash存儲(chǔ)器工作于寫(xiě)緩沖模式。首先以塊為單位進(jìn)行擦除，每塊擦除時(shí)間為1 s；擦除結(jié)束在寫(xiě)人數(shù)據(jù)之前要先向Flash存儲(chǔ)器寫(xiě)入WriteBuffer命令，隨后向存儲(chǔ)器的緩沖區(qū)寫(xiě)人數(shù)據(jù)，寫(xiě)緩沖操作多可連續(xù)寫(xiě)入16字(1字=16 bit)數(shù)據(jù)，每個(gè)字寫(xiě)入時(shí)間至少25 ns；而后再對(duì)Flash存儲(chǔ)器寫(xiě)入Write Buffer Confirm命令啟動(dòng)Flash存儲(chǔ)器內(nèi)的WSM(Write State Machine)，把前面寫(xiě)入的16字編程存入其內(nèi)部存儲(chǔ)空間，內(nèi)部編程時(shí)間至少要218μs。這樣復(fù)雜的一個(gè)異步過(guò)程，采用常規(guī)的組合或時(shí)序邏輯無(wú)法完成控制。因此，設(shè)計(jì)中由FPGA控制Flash存儲(chǔ)器的片選和寫(xiě)使能信號(hào)，采用狀態(tài)機(jī)來(lái)實(shí)現(xiàn)。為方便程序的后續(xù)維護(hù)，提高可靠性和可讀性，根據(jù)Flash存儲(chǔ)器的操作狀態(tài)設(shè)計(jì)了4個(gè)狀態(tài)機(jī)：判斷狀態(tài)機(jī)、擦除狀態(tài)機(jī)、寫(xiě)數(shù)據(jù)狀態(tài)機(jī)、回讀狀態(tài)機(jī)。

2.3 高延時(shí)計(jì)算的實(shí)現(xiàn)和數(shù)據(jù)輸出

　　系統(tǒng)的延時(shí)計(jì)算和輸出控制均在FPGA中實(shí)現(xiàn)。為提高計(jì)算，在設(shè)計(jì)中通過(guò)對(duì)數(shù)據(jù)進(jìn)行合理縮放，既充分利用了FPGA內(nèi)16 bit×16 bit的乘法器核的，又不會(huì)導(dǎo)致加法運(yùn)算溢出。由于硬件中實(shí)現(xiàn)除法比較困難，我們把除法運(yùn)算轉(zhuǎn)換為乘法運(yùn)算，以提高運(yùn)算速度和。比如，在計(jì)算時(shí)有一個(gè)除以10 000的運(yùn)算，采用下面的方法來(lái)實(shí)現(xiàn)。設(shè)y=x／10000，則

這樣就把除法運(yùn)算轉(zhuǎn)化為2個(gè)截尾處理和1個(gè)乘法運(yùn)算。為補(bǔ)償截尾處理引起的數(shù)據(jù)縮小，經(jīng)過(guò)實(shí)驗(yàn)比較后，設(shè)計(jì)中把53 687放大為53 705，可使在不同數(shù)據(jù)時(shí)的平均誤差盡量小。式(1)在Verilog程序中只需要1個(gè)乘法器就可以完成。基于以上方法實(shí)現(xiàn)的延時(shí)計(jì)算誤差只有±3 ns。延時(shí)計(jì)算的結(jié)果以數(shù)據(jù)輸出時(shí)鐘的周期個(gè)數(shù)來(lái)表示。輸出的波形數(shù)據(jù)需要預(yù)讀入FPGA內(nèi)的RAM中。在觸發(fā)脈沖的前沿一到就開(kāi)始從Flash存儲(chǔ)器中讀取一條回波的數(shù)據(jù)轉(zhuǎn)存入FPGA內(nèi)，F(xiàn)lash存儲(chǔ)器工作在異步頁(yè)讀模式；同時(shí)，觸發(fā)脈沖的前沿一到便開(kāi)始對(duì)時(shí)鐘計(jì)數(shù)，計(jì)數(shù)個(gè)數(shù)與延時(shí)計(jì)算結(jié)果相等時(shí)啟動(dòng)數(shù)據(jù)輸出。數(shù)據(jù)從Flash存儲(chǔ)器輸出至RAM時(shí)是16位的，而D／A轉(zhuǎn)換器分辨率只有8位，設(shè)計(jì)中充分利用了FPGA內(nèi)雙口Block Select RAM的兩邊數(shù)據(jù)寬度可不同的特點(diǎn)，避免設(shè)計(jì)用于不同寬度數(shù)據(jù)轉(zhuǎn)換的專(zhuān)用程序。

　　信號(hào)在雷達(dá)系統(tǒng)中傳輸時(shí)，傳輸線(xiàn)和器件的遲滯作用導(dǎo)致信號(hào)到達(dá)處理機(jī)的時(shí)間比實(shí)際計(jì)算時(shí)刻有固定延遲，且在不同傳輸線(xiàn)長(zhǎng)度時(shí)延時(shí)大小不同。系統(tǒng)具有鍵盤(pán)接口，可根據(jù)實(shí)測(cè)延時(shí)值預(yù)先補(bǔ)償?shù)粝到y(tǒng)誤差，保證回波信號(hào)到達(dá)信號(hào)處理機(jī)的時(shí)刻與實(shí)際時(shí)刻準(zhǔn)確吻合。經(jīng)實(shí)際檢驗(yàn)，信號(hào)處理機(jī)識(shí)別的高度與理論高度誤差在1 m，與6 ns對(duì)應(yīng)的0.9 m吻合。考慮到信號(hào)處理機(jī)本身的不性，延時(shí)預(yù)補(bǔ)償非常準(zhǔn)確有效。

3 實(shí)驗(yàn)結(jié)果

　　對(duì)本文設(shè)計(jì)的模擬器產(chǎn)生的理想線(xiàn)性調(diào)頻信號(hào)，用示波器采集后進(jìn)行脈沖壓縮，采用Hamming加權(quán)后，脈沖壓縮峰值旁瓣比大于35 dB，主瓣展寬與理論值相當(dāng)。

　　本模擬器還可通過(guò)對(duì)信號(hào)進(jìn)行預(yù)失真、補(bǔ)償系統(tǒng)誤差來(lái)提高性能。補(bǔ)償后的信號(hào)脈壓結(jié)果見(jiàn)圖5，可以看到脈沖壓縮峰值旁瓣比大于41 dB，接近理論值。

4 結(jié)束語(yǔ)

　　本文所提出的方案由單片F(xiàn)PGA完成對(duì)模擬器系統(tǒng)的控制并進(jìn)行高延時(shí)計(jì)算，簡(jiǎn)化了設(shè)計(jì)，外圍接口簡(jiǎn)單通用，充分發(fā)揮了可編程器件的優(yōu)勢(shì)。本文設(shè)計(jì)的模擬器以大容量Flash存儲(chǔ)器作為波形數(shù)據(jù)的存儲(chǔ)介質(zhì)，利用FT245BM簡(jiǎn)化系統(tǒng)與計(jì)算機(jī)接口設(shè)計(jì)的同時(shí)，提高了系統(tǒng)數(shù)據(jù)加載的速度和可靠性。用戶(hù)可方便快捷地完成數(shù)據(jù)更改，既可以加載理想數(shù)據(jù)對(duì)信號(hào)處理機(jī)進(jìn)行功能驗(yàn)證，又可以加載用戶(hù)實(shí)際實(shí)驗(yàn)數(shù)據(jù)模擬實(shí)際工作環(huán)境完成系統(tǒng)聯(lián)調(diào)，降低實(shí)驗(yàn)成本。
　　（孟憲海，黎向陽(yáng)）