同步DRAM的讀操作示例如圖所示，所有操作都是以時(shí)鐘的上升沿為基準(zhǔn)進(jìn)行的，與前面的狀態(tài)遷移圖結(jié)合相信會(huì)更容易明白。

 　　圖 SDRAM的讀操作

　　（1）行地址與存儲(chǔ)塊編號的指定
 
　　首先，因?yàn)橥紻RAM處于IDLE狀態(tài)，所以在此發(fā)出利用了RAS、CAS、WE及“信號的ACTV指令。同時(shí)分別賦予A0～A12、BA0／BA1行地址和存儲(chǔ)塊編號，據(jù)此激活所指定的存儲(chǔ)塊，移向ROW ACTIVE狀態(tài)。此后如果等待tRCD時(shí)間，則可以接受下一指令。這個(gè)tRCD時(shí)間記錄于數(shù)據(jù)手冊中，HM5225165B的該時(shí)間為20ns，因此，如果以133MHz進(jìn)行操作則需要3個(gè)時(shí)鐘；如果以100MHz進(jìn)行操作則需要2個(gè)時(shí)鐘。
 
　　（2）列地址的指定與讀指令的發(fā)出
 
　　與經(jīng)過了tRCD時(shí)間后的時(shí)鐘上升沿同步，提供READ指令、列地址以及要進(jìn)行讀操作的存儲(chǔ)塊編號。在讀操作中，可以進(jìn)行相當(dāng)于模式寄存器所設(shè)定的突發(fā)長度的連續(xù)讀操作。
 
　　（3）CAS延遲時(shí)間
 
　　發(fā)出READ指令后，經(jīng)過模式寄存器所設(shè)定的CAS延遲時(shí)間（CL）的時(shí)鐘周期后，將輸出數(shù)據(jù)。圖中表示了CAS延遲時(shí)間為3時(shí)的操作。
 
　　（4）數(shù)據(jù)的提取
 
　　經(jīng)過CAS延遲時(shí)間后，模式寄存器所指定的突發(fā)長度（BL）的數(shù)據(jù)將連續(xù)輸出，這樣就可以提取數(shù)據(jù)。圖中表示了BL＝4時(shí)的操作。如果相當(dāng)于突發(fā)長度的數(shù)據(jù)輸出結(jié)束，則DRAM的輸出緩沖器自動(dòng)變?yōu)楦咦杩範(fàn)顟B(tài)。

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