摘要：為滿足10 位高分辨率A/D 轉(zhuǎn)換器的需要，設(shè)計(jì)了一種高速高鐘控電壓比較器，著重對(duì)其速度和回饋噪聲進(jìn)行了分析與優(yōu)化。該比較器采用前置預(yù)放大器結(jié)構(gòu)實(shí)現(xiàn)了高比較，利用兩級(jí)正反饋環(huán)路結(jié)構(gòu)的比較鎖存器提高了比較器的速度， 隔離技術(shù)和互補(bǔ)技術(shù)的應(yīng)用實(shí)現(xiàn)了低回饋噪聲。基于TSMC 0.18 μm CMOS 標(biāo)準(zhǔn)工藝， 用CadenceSpectre 模擬器進(jìn)行仿真驗(yàn)證，結(jié)果表明比較器的工作頻率可達(dá)300 MHz，LSB（Least Significant Bit）為±1 mV，傳輸延時(shí)為360 ps，功耗為2.6 mW，可達(dá)到10 位的比較。該電路可適用于高速高模數(shù)轉(zhuǎn)換器與模擬IP 核的設(shè)計(jì)。

　　在現(xiàn)代通信和信號(hào)處理系統(tǒng)中， 高性能A/D 轉(zhuǎn)換器作為連接模擬和數(shù)字世界的重要通道被廣泛應(yīng)用于醫(yī)學(xué)圖像、高速數(shù)據(jù)變換及QAM 調(diào)制器等重要設(shè)計(jì)領(lǐng)域。比較器是模數(shù)轉(zhuǎn)換器設(shè)計(jì)的單元，其、速度、失調(diào)電壓和回饋噪聲等因素直接影響著系統(tǒng)模塊的整體性能。傳統(tǒng)的預(yù)放大鎖存比較器通過采用3 級(jí)或3 級(jí)以上級(jí)聯(lián)的預(yù)放大器結(jié)構(gòu)降低比較器的傳輸延時(shí)和回饋噪聲， 但這些指標(biāo)是以較高的功耗和增加芯片面積為代價(jià)的。典型的A-B 型動(dòng)態(tài)鎖存比較器具有高速、低功耗的特點(diǎn)，但該結(jié)構(gòu)存在著較大的回饋噪聲和失調(diào)電壓，限制了比較器的提高。綜合考慮以上因素，基于TSMC 0.18 μm CMOS 標(biāo)準(zhǔn)工藝， 本文設(shè)計(jì)了一種可應(yīng)用于高速高A/D 轉(zhuǎn)換器的比較器結(jié)構(gòu)，給出了提高比較速度和降低回饋噪聲的理論和方法，并基于此進(jìn)行了電路的設(shè)計(jì)與優(yōu)化。

　　1 、比較器電路設(shè)計(jì)

　　本文設(shè)計(jì)的高速高鐘控比較器從功能上可劃分為3級(jí)，包括預(yù)放大級(jí)，鐘控比較級(jí)，輸出緩沖級(jí)，如圖1 所示。輸入信號(hào)通過預(yù)放大級(jí)電路放大，并由時(shí)鐘信號(hào)控制把放大后的信號(hào)傳輸?shù)界娍乇容^級(jí)進(jìn)行再生比較，利用正反饋結(jié)構(gòu)的輸出緩沖級(jí)電路將輸出電壓迅速轉(zhuǎn)化成邏輯電平。

圖1  比較器電路圖

　　1.1 預(yù)放大級(jí)

　　為了滿足高速、高的要求，預(yù)放大器的設(shè)計(jì)原則是高帶寬低增益。單純的以MOS 二極管和電流源為負(fù)載的放大器具有有限的增益帶寬積，不能同時(shí)兼顧速度和的要求，使用二極管和電流源負(fù)載的混合結(jié)構(gòu)可以滿足良好的增益和帶寬的折衷。

　　針對(duì)圖1 中預(yù)放大級(jí)，VM1、VM2構(gòu)成差分放大管， 二極管方式連接的MOS 管VM8，VM9為差分對(duì)的有源負(fù)載， 增加PMOS 鏡像電流源VM6、VM7的目的是使輸入晶體管偏置電流的一部分由PMOS 電流源提供，這樣可以通過減小電流而不是減小寬長比來降低負(fù)載管的跨導(dǎo)， 進(jìn)而提高差動(dòng)增益。

　　VM4、VM5為鐘控開關(guān)晶體管， 當(dāng)時(shí)鐘信號(hào)clk 為高電平時(shí)，其與輸入差分對(duì)構(gòu)成共源共柵結(jié)構(gòu)，提高電路對(duì)輸入信號(hào)的放大能力；當(dāng)時(shí)鐘信號(hào)clk 為低電平時(shí)，其可以有效隔離輸入信號(hào)與再生節(jié)點(diǎn)饋通的回饋噪聲，這對(duì)保證電路的性能非常重要，預(yù)放大電路的小信號(hào)模型如圖2 所示。

圖2 預(yù)放大器的小信號(hào)模型

　　該放大器的增益可表示為：

　　rins4為從M4 管的源端看進(jìn)去的小信號(hào)等效電阻：

　　由式（1）、（2）可得：

　　從式（3）可以看出，通過合理調(diào)節(jié)管子的寬長比和電流源注入的電流值可調(diào)節(jié)放大器的增益和頻率特性。需要注意的是，為同時(shí)滿足高速比較器對(duì)響應(yīng)時(shí)間的要求，設(shè)計(jì)中在保證增益的同時(shí)盡量增加預(yù)放大器的帶寬。該預(yù)放大器的增益、帶寬仿真結(jié)果如圖3 所示，增益為18.352 dB，-3 dB 帶寬為1.122 GHz。

圖3 預(yù)放大器的頻率響應(yīng)。

　　1.2 鐘控比較級(jí)

　　鐘控比較級(jí)響應(yīng)時(shí)間的快慢直接影響著比較器的速度。該部分電路的原理主要是利用預(yù)放大器的輸出控制比較級(jí)輸入端電壓的變化，即通過預(yù)放大級(jí)電路將比較器輸入差值放大到大于比較級(jí)的閾值,避免了比較級(jí)的非穩(wěn)態(tài)輸出，從而把再生階段初始時(shí)建立的較小的輸入電壓差在短時(shí)間內(nèi)再生放大，提高了比較器的。該鐘控比較級(jí)（圖1）的兩個(gè)交叉耦合MOS 管VM10、VM11的互聯(lián)實(shí)現(xiàn)了用正反饋環(huán)路結(jié)構(gòu)提高比較級(jí)電路增益的目的。開關(guān)晶體管VM4、VM5、VM12、VM13、VM14、VM15共同控制比較級(jí)的工作狀態(tài)，狀態(tài)轉(zhuǎn)換的快慢影響著比較級(jí)的再生速度，MOS 開關(guān)的響應(yīng)時(shí)間為Tt =，因此可以通過減小晶體管的尺寸來縮短比較級(jí)的再生時(shí)間，本設(shè)計(jì)中的開關(guān)晶體管均采用該工藝下尺寸。

　　比較級(jí)電路有兩種工作模式：復(fù)位模式與比較模式。當(dāng)時(shí)鐘信號(hào)clk 為高電平時(shí)，VM4、VM5導(dǎo)通使預(yù)放大器采集并放大輸入信號(hào)，VM12、VM13導(dǎo)通和VM14、VM15關(guān)斷強(qiáng)制將再生節(jié)點(diǎn)電壓Vo1，Vo2拉到低電平。當(dāng)時(shí)鐘信號(hào)clk 為低電平時(shí)，VM4、VM5、VM12、VM13關(guān)斷，VM14、VM15導(dǎo)通，系統(tǒng)進(jìn)入比較模式。VM10和VM11柵源電壓的不同將導(dǎo)致流過這兩個(gè)晶體管電流的不同，兩再生節(jié)點(diǎn)Vo1，Vo2電壓上升的快慢就不同，電壓上升較快的一端將會(huì)抑制另一端再生節(jié)點(diǎn)電壓的上升，比較級(jí)電路正反饋的機(jī)制將會(huì)使再生節(jié)點(diǎn)電壓差迅速增加。

　　1.3 輸出緩沖級(jí)

　　目前，A/D 轉(zhuǎn)換器中的比較器通常在時(shí)鐘的跳變沿處進(jìn)行比較。本文設(shè)計(jì)的電路是通過在比較級(jí)電路后增加輸出緩沖級(jí)（又稱后放大級(jí)）———正反饋的latch 結(jié)構(gòu)來實(shí)現(xiàn)的，其主要作用是把比較級(jí)電路的輸出信號(hào)轉(zhuǎn)化為邏輯電平（0 V 或5 V）。

　　當(dāng)使能信號(hào)enable 為低電平時(shí)，VM24關(guān)斷（圖1），再生節(jié)點(diǎn)電壓無法作用于輸出緩沖級(jí)電路，整個(gè)比較系統(tǒng)處于不工作狀態(tài)。當(dāng)enable 為高電平時(shí)，VM24導(dǎo)通，輸出緩沖級(jí)電路導(dǎo)通。當(dāng)時(shí)鐘信號(hào)clk 為低電平時(shí)，VM18和VM19導(dǎo)通，VM16、VM17、VM20、VM21構(gòu)成了一個(gè)首尾相接的放大器， 根據(jù)比較級(jí)再生節(jié)點(diǎn)電壓的不同將比較器的輸出電壓VOUT1，VOUT2迅速轉(zhuǎn)化為全擺幅數(shù)字電平。當(dāng)clk 為高電平時(shí)，VM18和VM19關(guān)斷，緩沖級(jí)電路進(jìn)入鎖存輸出信號(hào)的狀態(tài)，保證了輸出結(jié)果的穩(wěn)定性。

　　2 電路的分析和優(yōu)化

　　2.1 比較速度

　　在時(shí)鐘信號(hào)clk 為低電平時(shí)， 鐘控比較級(jí)電路進(jìn)入再生階段，此時(shí)該部分電路的小信號(hào)模型，如圖4 所示。

圖4 比較級(jí)電路的小信號(hào)模型。

　　根據(jù)小信號(hào)模型的節(jié)點(diǎn)電流可得到如下公式：

　　其中，C1和C2是從VM10和VM11的漏極到地的電容，R1和R2是從VM10和VM11的漏極到地的電阻，V′o1和V′o2為再生節(jié)點(diǎn)所加的初始電壓。τ 為時(shí)間常數(shù)，假設(shè)所有的晶體管相同，則有R1=R2，C1=C2，gm11=gm10=gm，從而τ1=τ2=τ。

　　用ΔVo定義Vo1與Vo2的差值，用ΔVi定義V′o1與V′o2的差值，因此：

　　在gmR>1 的前提下，對(duì)該式求拉普拉斯反變換得：

　　Δvo （t）=ΔVi exp［-t（1-gmR） τ ］≈ΔVi exp（gmRt τ ） （7）由式（7）可給出比較級(jí)的時(shí)間常數(shù)為：

　　需要注意的是：1）在鐘控比較級(jí)使能之前，再生節(jié)點(diǎn)電壓變化的速度隨ΔVi的增加而增大；2）τ 的越小，傳輸延時(shí)越小，比較器工作速度越快。由此可知，通過增加輸入跨導(dǎo)、減小輸出節(jié)點(diǎn)的負(fù)載電容和提高初始輸入電壓差可提高比較器速度。

　　此外， 在比較級(jí)電路后增加的輸出緩沖級(jí)電路也能縮短比較器的比較時(shí)間。其優(yōu)點(diǎn)是結(jié)合了比較級(jí)電路的正指數(shù)響應(yīng)和正反饋latch 結(jié)構(gòu)的負(fù)指數(shù)響應(yīng)，即比較級(jí)電路先經(jīng)過一時(shí)間段將輸入信號(hào)放大到某一差值Vx，輸出緩沖級(jí)電路就會(huì)迅速將比較器的輸出電壓轉(zhuǎn)化到邏輯電平。本文設(shè)計(jì)的比較級(jí)電路和輸出緩沖級(jí)電路的瞬態(tài)響應(yīng)如圖5 所示。

圖5 比較級(jí)電路和輸出緩沖級(jí)電路的瞬態(tài)響應(yīng)。

　　2.2 回饋噪聲

　　在比較級(jí)電路工作階段， 再生節(jié)點(diǎn)電壓的快速變化通過寄生電容對(duì)輸入信號(hào)引起的干擾稱為回饋噪聲， 其嚴(yán)重影響比較器的。在模數(shù)轉(zhuǎn)換器中會(huì)用到大量的比較器，這些比較器上的回饋噪聲將提高ADC 的誤碼率。為了有效地抑制回饋噪聲對(duì)比較器的影響，本文采用了隔離和互補(bǔ)技術(shù)。

　　在預(yù)放大級(jí)中增加開關(guān)晶體管VM4和VM5,實(shí)現(xiàn)了隔離輸入信號(hào)與再生節(jié)點(diǎn)電壓的回饋噪聲。在比較器從復(fù)位階段轉(zhuǎn)變?yōu)楸容^階段時(shí)，VM4、VM5關(guān)斷， 切斷了預(yù)放大器和比較級(jí)電路之間的信號(hào)通路， 使再生節(jié)點(diǎn)電壓的快速變化無法直接耦合到比較器的輸入端，從而降低了回饋噪聲。

　　互補(bǔ)技術(shù)的具體實(shí)現(xiàn)方法是在預(yù)放大級(jí)的輸入端增加NMOS 管VM25、VM26構(gòu)成的電容，使其與輸入晶體管VM1、VM2的柵漏電容CGD構(gòu)成互補(bǔ)結(jié)構(gòu)。為達(dá)到互補(bǔ)效果，CM25，CM26的值應(yīng)與CGD保持相等，即VM25、VM26的寬度應(yīng)為VM1、VM2的一半。當(dāng)輸入對(duì)管源端電壓發(fā)生變化時(shí)，CM25，CGD-M2和CM26，CGD-M1構(gòu)成的互補(bǔ)結(jié)構(gòu)使變化的電流相互抵消， 從而提高輸入電壓的穩(wěn)定性。

　　當(dāng)比較器的時(shí)鐘頻率為300 MHz，輸入信號(hào)幅度為100 mV時(shí)， 回饋噪聲對(duì)比較器基準(zhǔn)參考信號(hào)產(chǎn)生的尖峰抖動(dòng)在5 mV以內(nèi)，如圖6 所示。與典型的A-B 型鎖存比較器百毫伏級(jí)左右的回饋噪聲相比，本文設(shè)計(jì)的比較器電路結(jié)構(gòu)有較強(qiáng)的抑制回饋噪聲的能力。

圖6 回饋噪聲對(duì)輸入信號(hào)的影響。

　　3 仿真結(jié)果

　　在Cadence 軟件平臺(tái)下， 用Spectre 工具對(duì)基于TSMC0.18 μm CMOS 標(biāo)準(zhǔn)工藝模型的比較器電路進(jìn)行仿真。采用5 V 電源電壓，300 MHz 時(shí)鐘頻率， 基準(zhǔn)參考電壓Vref一直保持為1.8 V，該電路的瞬態(tài)響應(yīng)如圖7 所示。

　　第1 欄為時(shí)鐘控制信號(hào)clk； 第2 欄為比較器輸入信號(hào)Vin，Vin接正負(fù)電平為1.801 V 和1.799 V 的矩形脈沖；第3 欄為使能信號(hào)enable； 第4、5 欄為比較器輸出節(jié)點(diǎn)Vout1和Vout2的波形。圖7 中曲線表明當(dāng)enable 信號(hào)為高電平時(shí)，比較器工作并在時(shí)鐘信號(hào)clk 下降沿處比較Vin和Vref的大小，在clk 上升沿鎖存輸出結(jié)果。當(dāng)Vin比Vref大1 mV 時(shí)，輸出電壓Vout1為低電平，Vout2為高電平，反之輸出結(jié)果相反。仿真結(jié)果符合設(shè)計(jì)要求，該比較器可達(dá)到10 位的比較。

圖7 比較器的仿真結(jié)果。

　　由于工藝及溫度變化等因素的影響，實(shí)際所得器件參數(shù)將產(chǎn)生一定的可變性。為提高產(chǎn)品的成品率及實(shí)際性能指標(biāo)， 在27、-40 和100 ℃溫度下分別對(duì)該電路進(jìn)行了corners仿真。在不同工藝角下，比較器均可正常工作，其傳輸延時(shí)、功耗和輸入共模范圍等主要性能參數(shù)在一定范圍內(nèi)有所波動(dòng)，如表1 所示。

表1 corners 仿真數(shù)據(jù)

　　4 結(jié)束語

　　基于預(yù)放大鎖存理論，本文設(shè)計(jì)了一種高速高鐘控電壓比較器。采用預(yù)放大級(jí)、鐘控判斷級(jí)和輸出緩沖級(jí)結(jié)構(gòu)實(shí)現(xiàn)了高比較速度，獲得了較小的可分辨電壓。著重分析了改進(jìn)比較器比較速度和回饋噪聲的理論和方法。在TSMC0.18 μm CMOS 標(biāo)準(zhǔn)工藝下，對(duì)可能出現(xiàn)的工藝偏差以及使用溫度的變化進(jìn)行了全面的模擬仿真。仿真結(jié)果表明，該鐘控比較器在速度、、傳輸延時(shí)和回饋噪聲等重要性能參數(shù)方面有顯著的優(yōu)勢(shì)，可應(yīng)用于高速高模數(shù)轉(zhuǎn)換器與模擬IP 核的設(shè)計(jì)。