摘要：集成電路制造技術(shù)的進(jìn)步帶來了越來越小的工藝尺寸，與此同時(shí)也帶來了更多的和速度相關(guān)的故障。這些故障可以是由于工藝的偏差、不純凈的材料以及各種灰塵導(dǎo)致的。對(duì)于目前越來越多的高速芯片而言，即使一個(gè)很小的延遲故障也會(huì)影響芯片的正常工作頻率，通常的由測(cè)試機(jī)提供慢速時(shí)鐘的測(cè)試方法無法覆蓋由于高速而帶來的故障，由于這些原因，at—speed測(cè)試對(duì)于高速大規(guī)模集成電路變得至關(guān)重要。

　　利用掃描技術(shù)進(jìn)行at—speed測(cè)試已經(jīng)證明是一種測(cè)試與timing相關(guān)故障的有效方法。事實(shí)上由于掃描測(cè)試具有和功能測(cè)試效果一樣的原因，at—speed掃描測(cè)試已經(jīng)代替at—speed功能測(cè)試，成為要求高測(cè)試質(zhì)量和較低DPM的必需手段。本文將介紹st—speed測(cè)試的原理，以及一種支持at—speed測(cè)試的時(shí)鐘產(chǎn)生電路——OCC(On—chip clock)電路。

　　1 引 言

　　當(dāng)集成電路進(jìn)人到深亞微米階段，設(shè)計(jì)有更高的頻率和集成度，但同時(shí)也引入了許多和timing相關(guān)的故障，一家的fabless設(shè)計(jì)公司已經(jīng)發(fā)表的文章證實(shí)當(dāng)他們的設(shè)計(jì)從0．18p,m遷移到0．131um時(shí)，與timing相關(guān)的故障增加了20倍。另一家廠商也宣布，他們發(fā)現(xiàn)15％的故障是和timing相關(guān)的。在0．130um工藝和以下，與timing相關(guān)的故障量的增長(zhǎng)已經(jīng)迫使許多公司將at—speed測(cè)試作為一種必需的測(cè)試手段。基于掃描技術(shù)的at—speed測(cè)試手段已經(jīng)被證明是一種十分有效的測(cè)試方法。

　　測(cè)試機(jī)提供的時(shí)鐘一般無法達(dá)到很高的頻率，而使用一些可以提供高頻時(shí)鐘的測(cè)試機(jī)往往成本昂貴。

　　At—speed測(cè)試不再像stuck—at測(cè)試那樣由測(cè)試機(jī)提供測(cè)試時(shí)鐘，而是使用芯片內(nèi)部的高速時(shí)鐘，這樣需要加入專門的電路來支持。許多公司在做支持at—speed測(cè)試的時(shí)鐘產(chǎn)生控制模塊的方法上各不相同。

　　下面描述at—speed的測(cè)試方法以及一種支持at—speed測(cè)試的時(shí)鐘控制模塊occ(on chip clock)電路的實(shí)現(xiàn)方法。

　　2 At—speed的測(cè)試方法

　　At—speed測(cè)試是面向電路內(nèi)部引入延遲的故障，一般電路都工作在一定頻率下，如果因?yàn)橐粋€(gè)故障導(dǎo)致0→1或者1→0的翻轉(zhuǎn)無法在一定的時(shí)間內(nèi)完成，此芯片就失效了。與傳統(tǒng)的基于stuck—at故障模型的靜態(tài)測(cè)試方法比較，at—speed測(cè)試生成的測(cè)試向量分為兩部分。部分是在一個(gè)組合邏輯的輸入端發(fā)射(1aunch)一個(gè)0—1或1—0的翻轉(zhuǎn)，第二個(gè)部分要捕獲(capture)組合邏輯的輸出端響應(yīng)。如果在指定的時(shí)間周期內(nèi)capture的響應(yīng)正確，那么說明電路沒有at—speed故障。

圖1 At—speed測(cè)試原理

　　其波形圖如圖2：

圖2 At—speed測(cè)試波形

　　所以at—speed測(cè)試的度建立在個(gè)launch時(shí)鐘和第二個(gè)capture時(shí)鐘的度上。雖然測(cè)試機(jī)可以提供這些時(shí)鐘，但測(cè)試機(jī)提供時(shí)鐘需要考慮以下2點(diǎn)：首先測(cè)試機(jī)可以提供的時(shí)鐘頻率是有限的，使用越高頻的測(cè)試機(jī)意味著更高的測(cè)試成本。其次，目前的超大規(guī)模集成電路工作頻率少則數(shù)百兆，多則高達(dá)幾GHz。測(cè)試機(jī)往往很難提供如此高頻的時(shí)鐘。而很明顯對(duì)于at—speed測(cè)試而言使用片內(nèi)PLL來提供的launch和capture時(shí)鐘是的方法。

　　圖2中Clk信號(hào)在shift和launch、captuer階段的切換、以及l(fā)aunch、capture2個(gè)功能脈沖的產(chǎn)生需要有專門的電路支持。這就是下面要介紹的OCC電路。

　　3 OCC電路

　　一般芯片內(nèi)部都由CRG(Clock Reset Genera．tion)模塊來提供系統(tǒng)工作所需的各種時(shí)鐘，然后提供給各個(gè)模塊使用。為了支持at—speed測(cè)試，需要在CRG和模塊之間加人OCC電路。

　　OCC電路可以支持以下功能：

　　· 正常功能模式下輸出系統(tǒng)時(shí)鐘。

　　·stuck— at測(cè)試模式下輸出測(cè)試機(jī)慢速時(shí)鐘scan_clk。

　　·at_ speed測(cè)試模式下輸出如圖2的時(shí)鐘。

　　OCC電路的模塊結(jié)構(gòu)示意圖如圖3所示。

圖3 OCC的結(jié)構(gòu)示意圖

　　下面分別介紹各個(gè)模塊的作用。

　　OCC_ SYNC對(duì)控制信號(hào)(通常為scan—enable)使用本地時(shí)鐘進(jìn)行同步處理，避免亞穩(wěn)態(tài)。

　　OCC— DLY對(duì)控制信號(hào)進(jìn)行延時(shí)，確保OCC在輸出系統(tǒng)前，芯片處于穩(wěn)定狀態(tài)。一般OCC—DLY中使用計(jì)數(shù)器計(jì)算延時(shí)，計(jì)數(shù)器位寬由Dly—cfs[N：0]配置。此模塊可以根據(jù)需要決定是否加入。

　　OCC— CTRL電路用來產(chǎn)生圖2中的at—speed測(cè)試時(shí)鐘。電路如圖4所示。

　　在2 pulse generation中前2個(gè)寄存器用來對(duì)控制信號(hào)做同步，后面的2個(gè)寄存器和與門產(chǎn)生2個(gè)周期長(zhǎng)度的控制信號(hào)。然后和clock gating中的PLL_CLK做一個(gè)gating，生成2個(gè)功能脈沖，個(gè)即hunch時(shí)鐘，第二個(gè)為capture時(shí)鐘。用scan_enable信號(hào)來實(shí)現(xiàn)圖2中不同階段的選擇。

　　Occ_ en信號(hào)用來配置此OCC電路是否使能。

　　在多時(shí)鐘域設(shè)計(jì)的at—speed測(cè)試中，如果多個(gè)時(shí)鐘同時(shí)翻轉(zhuǎn)，時(shí)鐘域間的相互作用可能導(dǎo)致capture值的不確定性。尤其在不同頻率的設(shè)計(jì)中，情況就越發(fā)復(fù)雜。業(yè)內(nèi)很多方法試圖解決跨時(shí)鐘域的at—speed測(cè)試問題，但保險(xiǎn)直接的辦法是確保在同一個(gè)時(shí)刻有相互影響的時(shí)鐘域中只有一個(gè)輸出功能時(shí)鐘。因而在多時(shí)鐘域設(shè)計(jì)中可以通過加入Occ—en掃描鏈來控制哪個(gè)OCC電路使能。

圖4 At_speed測(cè)試時(shí)鐘的產(chǎn)生

　　At_speed測(cè)試模式下可以通過把掃描鏈的輸入輸出與功能引腳復(fù)用，在進(jìn)行at—speed測(cè)試前通過 對(duì)掃描鏈的配置來決定哪一個(gè)時(shí)鐘域翻轉(zhuǎn)。

　　At—speed測(cè)試中常見的是只有2個(gè)功能脈沖的情況，事實(shí)上可以擴(kuò)展為任意個(gè)脈沖，通過在OCC_ CTRL模塊增加pulse—selection[N：0]信號(hào)來控制功能脈沖的個(gè)數(shù)，使此電路的通用性大大增加。如圖5所示。

圖5 多脈沖產(chǎn)生電路

　　OCC_ MUX用來選擇輸出哪個(gè)時(shí)鐘。前面提到了OCC電路要支持一個(gè)正常工作模式和Stuck—at和at_speed2種測(cè)試模式。在正常工作模式(Test—mode=0)下要輸出Func_clk。在at—speed模式下受scan_enable控制輸出Scan-clk和launch、capture兩個(gè)脈沖。此時(shí)只要把示意圖中的testmode信號(hào)分解為at．．_speedjestmode和stuck-at-testmode兩種模式，用來選中所需的scan_clk和Atspeed clk即可。

　　4 結(jié)論

　　以上描述了基于掃描的at—speed測(cè)試的機(jī)理以及如何用一種OCC電路實(shí)現(xiàn)at—speed測(cè)試時(shí)鐘產(chǎn)生，以及OCC各模塊的構(gòu)成。

　　一個(gè)設(shè)計(jì)如果要支持At—speed測(cè)試，在電路結(jié)構(gòu)上需要加人像OCC這樣的電路為基礎(chǔ)。其測(cè)試向量的生成目前大多數(shù)商業(yè)EDA工具都可以支持。At—speed測(cè)試在0．13微米及以下正越來越普及，對(duì)提高測(cè)試覆蓋率，降低DPM有重要的作用。