摘要：基于直接數(shù)字頻率合成（DDS）原理，采用AD9851型DDS器件設(shè)計(jì)一個(gè)信號(hào)發(fā)生器，實(shí)現(xiàn)50 Hz~60 MHz范圍內(nèi)的正弦波輸出。通過功率放大，在50Ω負(fù)載的情況下，該信號(hào)發(fā)生器在50 Hz~10 MHz范圍內(nèi)輸出穩(wěn)定正弦波，電壓峰峰值為0~5V±0.3V.

　　0 引言

　　直接數(shù)字合成（Direct Digital Synthesis-DDS）是近年來新的電子技術(shù)。單片集成的DDS產(chǎn)品是一種可代替鎖相環(huán)的快速頻率合成器件。DDS是產(chǎn)生高、快速變換頻率、輸出波形失真小的優(yōu)先選用技術(shù)。DDS以穩(wěn)定度高的參考時(shí)鐘為參考源，通過精密的相位累加器和數(shù)字信號(hào)處理，通過高速D/A變換器產(chǎn)生所需的數(shù)字波形（通常是正弦波形），這個(gè)數(shù)字波經(jīng)過一個(gè)模擬濾波器后，得到終的模擬信號(hào)波形。

　　DDS系統(tǒng)一個(gè)顯著的特點(diǎn)就是在數(shù)字處理器的控制下能夠而快速地處理頻率和相位。除此之外，DDS的固有特性還包括：相當(dāng)好的頻率和相位分辨率（頻率的可控范圍達(dá)μHz級(jí)，相位控制小于0.09°），能夠進(jìn)行快速的信號(hào)變換（輸出DAC的轉(zhuǎn)換速率百萬次/秒）。

　　1 AD9851集成芯片簡介

　　AD9851是在AD9850的基礎(chǔ)上，做了一些改進(jìn)以后生成的具有新功能的DDS芯片。AD9851相對(duì)于AD9850的內(nèi)部結(jié)構(gòu)，只是多了一個(gè)6倍參考時(shí)鐘倍乘器，當(dāng)系統(tǒng)時(shí)鐘為180MHz時(shí)，在參考時(shí)鐘輸入端，只需輸入30 MHz的參考時(shí)鐘即可。AD9851是由數(shù)據(jù)輸入寄存器、頻率/相位寄存器、具有6倍參考時(shí)鐘倍乘器的DDS芯片、10位的模/數(shù)轉(zhuǎn)換器、內(nèi)部高速比較器這幾個(gè)部分組成。其中具有6倍參考時(shí)鐘倍乘器的DDS芯片是由32位相位累加器、正弦函數(shù)功能查找表、D/A變換器以及低通濾波器集成到一起。這個(gè)高速DDS芯片時(shí)鐘頻率可達(dá)180MHz,輸出頻率可達(dá)70 MHz,分辨率為0.04Hz.

　　AD9851可以產(chǎn)生一個(gè)頻譜純凈、頻率和相位都可編程控制且穩(wěn)定性很好的模擬正弦波，這個(gè)正弦波能夠直接作為基準(zhǔn)信號(hào)源，或通過其內(nèi)部高速比較器轉(zhuǎn)換成標(biāo)準(zhǔn)方波輸出，作為靈敏時(shí)鐘發(fā)生器來使用。

　　AD9851的各引腳功能如圖1所示。

　　D0~D7:8位數(shù)據(jù)輸入口，可給內(nèi)部寄存器裝入40位控制數(shù)據(jù)。

　　PGND:6倍參考時(shí)鐘倍乘器地。

　　PVCC:6倍參考時(shí)鐘倍乘器電源。

　　W-CLK:字裝入信號(hào)，上升沿有效。

　　FQ-UD:頻率更新控制信號(hào)，時(shí)鐘上升沿確認(rèn)輸入數(shù)據(jù)有效。

　　FREFCLOCK:外部參考時(shí)鐘輸入。

　　CMOS/TTL脈沖序列可直接或間接地加到6倍參考時(shí)鐘倍乘器上。在直接方式中，輸入頻率即是系統(tǒng)時(shí)鐘；在6倍參考時(shí)鐘倍乘器方式，系統(tǒng)時(shí)鐘為倍乘器輸出。

　　AGND:模擬地。

　　AVDD:模擬電源（+5 V）。

　　DGND:數(shù)字地。

　　DVDD:數(shù)字電源（+5 V）。

　　RSET、DAC:外部復(fù)位連接端。

　　VOUTN:內(nèi)部比較器負(fù)向輸出端。

　　VOUTP:內(nèi)部比較器正向輸出端。

　　VINN:內(nèi)部比較器的負(fù)向輸入端。

　　VINP:內(nèi)部比較器的正向輸入端。

　　DACBP:DAC旁路連接端。

　　IOUTB:"互補(bǔ)"DAC輸出。

　　IOUT:內(nèi)部DAC輸出端。

　　RESET:復(fù)位端。低電平清除DDS累加器和相位延遲器為0 Hz和0相位，同時(shí)置數(shù)據(jù)輸入為串行模式以及禁止6倍參考時(shí)鐘倍乘器工作。

　　2 系統(tǒng)硬件設(shè)計(jì)

　　2.1 設(shè)計(jì)方案

　　本設(shè)計(jì)方案采用AD9851芯片的并行數(shù)據(jù)模式，系統(tǒng)框圖如圖2所示。系統(tǒng)包含單片機(jī)電路、AD9851芯片、低通濾波器電路、功率放大電路以及信號(hào)輸出電路共5部分。其中單片機(jī)電路部分選用通用的51系列單片機(jī)AT89S52,外部晶振頻率為12 MHz.低通濾波器電路選用無源濾波器來進(jìn)行設(shè)計(jì)，由于本設(shè)計(jì)輸出頻率為30 MHz,所以低通濾波器的截止頻率在40 MHz左右。基準(zhǔn)時(shí)鐘采用貼片封裝30.000 0 MHz有源晶振，為AD9851芯片提供高穩(wěn)定度，高度的信號(hào)源。

　　2.2 低通濾波器電路的設(shè)計(jì)

　　低通濾波器電路采用2階LC橢圓低通濾波器，能有效抑制DDS的輸出雜散。電路如圖3所示。

　　2.3 功率放大電路的設(shè)計(jì)

　　功率放大電路采用AD828寬頻帶運(yùn)放芯片。AD628內(nèi)部集成兩個(gè)運(yùn)算放大器，供電方式有雙電源供電和單電源供電兩種，特別適合于高頻信號(hào)的變換與傳輸。本設(shè)計(jì)中為了提高信號(hào)峰峰值的輸出幅度，芯片電源采用雙電源正負(fù)10 V直流電源。這樣可以保證在10 MHz的帶寬內(nèi)得到一個(gè)相對(duì)較高的電壓幅度。

　　3 系統(tǒng)軟件設(shè)計(jì)

　　3.1 AD9851的復(fù)位工作時(shí)序

　　AD9851的復(fù)位時(shí)序如圖4所示。從時(shí)序可以看出，AD9851芯片復(fù)位的條件是在RESET引腳出現(xiàn)一個(gè)高電平，并持續(xù)時(shí)間至少為trs.根據(jù)手冊(cè)提供的時(shí)間參數(shù)，可知道trs短時(shí)間是5個(gè)系統(tǒng)時(shí)鐘，沒有時(shí)間上限。由于系統(tǒng)電路中，單片機(jī)的晶振采用12 MHz.執(zhí)行一條指令所需要的時(shí)間是1μs,為了保證復(fù)位時(shí)序的可靠性，采用復(fù)位的時(shí)間為10ms.

　　具體復(fù)位子程序如下：

　　該子程序中用到delay_μs（）延時(shí)程序延時(shí)約1μs.

　　3.2 寫頻率字的工作時(shí)序

　　寫頻率字的工作時(shí)序是AD9851芯片的關(guān)鍵時(shí)序，它關(guān)系著信號(hào)發(fā)生器功能的實(shí)現(xiàn)。并行模式下，寫頻率字的工作時(shí)序如圖5所示。

　　由時(shí)序圖，可以看出：

　　在輸出頻率控制字之前。必須完成W_CLK和FQ_UD置低電平的工作；然后依次把5個(gè)頻率控制字發(fā)送出去；在發(fā)送數(shù)據(jù)時(shí)，必須嚴(yán)格把握工作時(shí)序。tds是數(shù)據(jù)的建立時(shí)間，tdh是數(shù)據(jù)的保持時(shí)間，twh和twl分別是W_CLK的高電平和低電平的持續(xù)時(shí)間，根據(jù)手冊(cè)可知，以上4個(gè)時(shí)間至少為3.5ns.由于S52單片機(jī)的晶振比較低，滿足工作時(shí)序沒有問題。

　　DATA在W_CLK上升沿到來時(shí)有效。

　　寫頻率控制字的子程序如下：

　　4 系統(tǒng)測(cè)試

　　下面是AD9851設(shè)置輸出不同頻率時(shí)，通過100MHz泰克示波器觀察到波形圖，如圖6所示。通過其波形圖，可以看出，DDS的輸出頻率在60 MHz以下十分和穩(wěn)定，波形比較完美，頻譜比較干凈。設(shè)計(jì)頻率在70 MHz時(shí)，波形失真越嚴(yán)重，頻譜的各次諧波逐漸增多。并且DDS正弦輸出的幅度隨頻率增高而下降。低頻端約1Vpp,高頻端約200mVpp,實(shí)際應(yīng)用中應(yīng)外加合適的寬帶放大器。

　　5 結(jié)束語

　　本文通過通用型單片機(jī)AT89S52單片機(jī)，完成了基于高DDS芯片AD9851的正弦波信號(hào)發(fā)生器的設(shè)計(jì)與驗(yàn)證。

參考文獻(xiàn):

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[6]. AT89S52 datasheet http://hbjingang.com/datasheet/AT89S52_970343.html.