在高速PCB設(shè)計(jì)中，信號(hào)的反射將給PCB的設(shè)計(jì)質(zhì)量帶來很大的負(fù)面影響，而要減輕反射信號(hào)的負(fù)面影響，有三種方式：

　　1)降低系統(tǒng)頻率從而加大信號(hào)的上升與下降時(shí)間，使信號(hào)在加到傳輸線上前，前一個(gè)信號(hào)的反射達(dá)到穩(wěn)定;

　　2)縮短PCB走線長(zhǎng)度使反射在短時(shí)間內(nèi)達(dá)到穩(wěn)定;

　　3)采用阻抗匹配方案消除反射;

　　在高速系統(tǒng)設(shè)計(jì)中，第1種是不可能的，而第2種也是不實(shí)際的，通常要縮短PCB布線長(zhǎng)度，可能需要增加布線層數(shù)、增加過孔數(shù)，從而得不償失，那么第3種是的方法，常用的阻匹配方式有以下幾種：

　　1.源端串聯(lián)匹配

　　源端串聯(lián)匹配就是在輸出BUFFER上串接一個(gè)電阻，使BUFFER的輸出阻抗與傳輸線阻抗一致;此電阻在PCB設(shè)計(jì)時(shí)應(yīng)盡量靠近輸出BUFFER放置 ，常用的值為：33毆姆。

　　對(duì)于TTL或CMOS驅(qū)動(dòng)，信號(hào)在邏輯高及低狀態(tài)時(shí)均具有不同的輸出阻抗，而一些負(fù)載器件可能具有不同的輸入輸出阻抗，不能簡(jiǎn)單的得知，所以在使用串聯(lián)端接匹配時(shí)，在具有輸入輸出阻抗不一致的條件下，可能不是的選擇;在布線終端上存在集總線型負(fù)載或單一元件時(shí)，串聯(lián)匹配是的選擇;

　　串聯(lián)電阻的大小由下式?jīng)Q定：

　　R=ZO-R0 ZO--傳輸線阻抗 R0--BUFFER輸出阻抗

　　串聯(lián)匹配的優(yōu)點(diǎn)：提供較慢的上升時(shí)間，減少反系量，產(chǎn)生更小的EMI，從而降低過沖，增加信號(hào)的傳輸質(zhì)量;

　　串聯(lián)匹配的缺點(diǎn)：當(dāng)TTL/CMOS出現(xiàn)在同一網(wǎng)絡(luò)上時(shí)，在驅(qū)動(dòng)分布負(fù)載時(shí)，通常不能使用串聯(lián)匹配方式。

　　2.終端并聯(lián)匹配

　　由在走線路徑上的某一端連接單個(gè)電阻構(gòu)成，這個(gè)電阻的阻值必須等于傳輸線所要求的電阻值，電阻的另一端接電源或地;簡(jiǎn)單的并聯(lián)匹配很少用于CMOS與TTL設(shè)計(jì)中;

　　并聯(lián)匹配的優(yōu)點(diǎn)：可用于分布負(fù)載，并能夠全部吸收傳輸波以消除反射;

　　并聯(lián)匹配的缺點(diǎn)：需額外增加電路的功耗，會(huì)降低噪聲容限。

　　3.戴維南匹配

　　Vref=R2/(R1+R2)·V

　　Vref--輸入負(fù)載所要求的電壓；V--電壓源； R1---上拉電阻 ；R2--下拉電阻

　　當(dāng)R1=R2時(shí)，對(duì)高低邏輯的驅(qū)動(dòng)要求均是相同的，對(duì)有些邏輯系列可能不能接受;

　　當(dāng)R1>R2時(shí)，邏輯低對(duì)電流的要求比邏輯高大，這種情況對(duì)TTL與COMS器件是不能工作的;

　　當(dāng)R1<R2時(shí)，這種對(duì)大多數(shù)的設(shè)計(jì)比較合適；

　　戴維南匹配的優(yōu)點(diǎn): 能夠全部吸收傳輸波以消除反射，尤其適合用于總線使用;

　　戴維南匹配的缺點(diǎn)：需額外增加電路的功耗，會(huì)降低噪聲容限;

　　4.RC網(wǎng)絡(luò)匹配

　　端接電阻應(yīng)該等于傳輸線的阻抗Z0，而電容一般非常小(20PF--600PF);RC網(wǎng)絡(luò)的時(shí)間常數(shù)必須大于兩倍的信號(hào)傳輸延時(shí)時(shí)間;

　　RC端接匹配的優(yōu)點(diǎn)：可在分布負(fù)載及總線布線中使用，它完全吸收發(fā)送波，可以消除反射，并且具有很低的直流功率損耗;

　　RC端接的缺點(diǎn)：它將使非常高速的信號(hào)速率降低，RC電路的時(shí)間常數(shù)選擇不好會(huì)導(dǎo)致電路存在反射，對(duì)于高頻、快速上升的信號(hào)應(yīng)多加注意。

　　5.二極管匹配

　　二極管匹配方式常用于差分或成對(duì)網(wǎng)絡(luò)上，采用二極管匹配會(huì)使其負(fù)載變成非線性，可能會(huì)增加EMI的問題。