3 系統(tǒng)硬件設(shè)計(jì)

　　系統(tǒng)的硬件設(shè)計(jì)主要包括：DVI接口的擴(kuò)展顯示數(shù)據(jù) （EDID）設(shè)計(jì)，DVI接口接收電路、Camera Link接口發(fā)送電路及FPGA配置電路等FPGA外圍電路設(shè)計(jì)及大容量存儲(chǔ)器電路設(shè)計(jì)。

　　3.1 DVI接口EDI#D設(shè)計(jì)

　　DVI標(biāo)準(zhǔn)內(nèi)含視頻電子標(biāo)準(zhǔn)協(xié)會(huì)（VESA）制定的EDID標(biāo)準(zhǔn)及DDC2B協(xié)議。DDC2B協(xié)議構(gòu)建于I2 C總線技術(shù)，用來讀取接收設(shè)備所能支持的顯示格式等EDID數(shù)據(jù)。只有接收設(shè)備符合DDC2B協(xié)議，且接收設(shè)備存儲(chǔ)有正確的EDID數(shù)據(jù)時(shí)，計(jì)算機(jī)顯卡才 會(huì)向接收設(shè)備輸出TMDS視頻信號(hào)。

　　系統(tǒng)選用基于DDC2B協(xié)議的AT24C02B來存儲(chǔ)EDID數(shù)據(jù)，AT24C02B為256字節(jié)EEPROM,可存儲(chǔ)EDID 1.2版本或更高版本的EDID數(shù)據(jù)。EDID結(jié)構(gòu)包括視頻分辨率、行場同步信號(hào)的時(shí)序特征、圖像顏色深度、視頻寬高比、版本號(hào)及設(shè)備制造商ID 等多種數(shù)據(jù)信息。EDTD 數(shù)據(jù)信息共占128個(gè)字節(jié)，被正確配置后，使用EEPROM 燒寫器將有效數(shù)據(jù)存儲(chǔ)在AT24C02B的前半部分地址空間，便完成了DVI接口的EDID設(shè)計(jì)。

　　3.2 FPGA外圍電路設(shè)計(jì)

　　FPGA外圍電路包括DVI接口接收電路，F(xiàn)PGA 配置電路，Camera Link接口發(fā)送電路。DVI接收芯片選用TI公司的TFP401A,Camera Link發(fā)送芯片選用國家半導(dǎo)體公司的DS90CR285,均為專用視頻編解碼芯片，接口電路遵循其參考設(shè)計(jì)進(jìn)行開發(fā)即可，不再贅述。

　　FPGA為基于SRAM 架構(gòu)的可編程邏輯器件，其內(nèi)部功能邏輯在系統(tǒng)掉電時(shí)會(huì)丟失，因此，其外圍配置電路是FPGA正常工作的保證。系統(tǒng)使用外部串行配置芯片（EPCS16）存 儲(chǔ)FPGA配置數(shù)據(jù)，以實(shí)現(xiàn)系統(tǒng)上電時(shí)的FPGA程序自動(dòng)加載。FPGA 配置模式設(shè)計(jì)為主動(dòng)串行（Active Serial）加JTAG方式，配置電路如圖2所示。由圖可知，該電路設(shè)計(jì)簡單，通過JTAG接口將sof文件加載到FPGA中，可實(shí)現(xiàn)程序的在線調(diào)試。 程序調(diào)試成功后，通過同一個(gè)JTAG接口，可將終的jic編程文件固化到EPCS16中。

　　3.3 存儲(chǔ)器電路設(shè)計(jì)系統(tǒng)存儲(chǔ)器電路由3片SRAM 芯片組成，可實(shí)現(xiàn)輸入視頻信號(hào)的幀緩存功能。系統(tǒng)輸入的視頻信號(hào)為XGA （1024×768@60Hz）格式，一幀圖像的有效像素個(gè)數(shù)為1024×768個(gè)，而每個(gè)數(shù)字像素信號(hào)為24bits,故一幀視頻信號(hào)的有效數(shù)據(jù)總量為 1024×768×24=18Mb.目前市場上，尚無任何一款SRAM、雙口RAM 或FIFO芯片能單片滿足存儲(chǔ)XGA信號(hào)一幀圖像數(shù)據(jù)的要求。系統(tǒng)使用三片1M×16bits的SRAM芯片組成存儲(chǔ)器模塊組，多可緩存兩幀XGA視頻 圖像。具體電路設(shè)計(jì)方法為：三片SRAM 的數(shù)據(jù)總線并行擴(kuò)展為48位，地址總線和片選等控制信號(hào)全部相同，組成1M×48bits的大容量存儲(chǔ)器，可滿足系統(tǒng)要求。

　　4 FPGA邏輯設(shè)計(jì)FPGA是系統(tǒng)功能實(shí)現(xiàn)的模塊。按照自頂向下的模塊化設(shè)計(jì)思想，F(xiàn)PGA 內(nèi)部功能邏輯可分為兩大部分：1024×768@29.18Hz格式信號(hào)轉(zhuǎn)換模塊，320×256@50Hz格式信號(hào)轉(zhuǎn)換模塊。FPGA所有邏輯均使用 Verilog HDL語言在QuartusⅡ9.0平臺(tái)下進(jìn)行開發(fā)[7].

　　4.1 1024×768@29.18Hz格式信號(hào)轉(zhuǎn)換模塊模塊實(shí)現(xiàn)了DVI接口1024×768@60Hz格式信號(hào)到CameraLink接口 1024×768@29.18Hz格式信號(hào)的轉(zhuǎn)換。模塊采用交替異步讀寫外部SRAM 組的方法，充分利用FPGA的并行工作能力，不涉及任何算法，實(shí)現(xiàn)了兩種格式信號(hào)間60Hz到29.18Hz的幀頻轉(zhuǎn)換。模塊結(jié)構(gòu)如圖3所示。

　　由圖3可知，該模塊功能邏輯包括以下部分：DVI接口邏輯，Camera Link接口邏輯，數(shù)據(jù)緩沖器，地址發(fā)生器，外存控制器。DVI接口邏輯接收解碼器輸出的數(shù)字視頻信號(hào)，使地址發(fā)生器產(chǎn)生相應(yīng)的RAM1寫地址，并對(duì) RAM1進(jìn)行乒乓操作，將像素?cái)?shù)據(jù)連續(xù)的寫入雙口緩沖器RAM1中。當(dāng)RAM1半滿或全滿時(shí)，外存控制器產(chǎn)生寫外部SRAM 操作，將像素?cái)?shù)據(jù)從RAM1讀出，緩存于外部SRAM;與此同時(shí)，CameraLink接口邏輯利用計(jì)數(shù)器產(chǎn)生幀行有效信號(hào)，使地址發(fā)生器產(chǎn)生相應(yīng)的 RAM2讀地址，并對(duì)RAM2進(jìn)行乒乓操作，連續(xù)的從雙口緩沖器RAM2中讀取像素?cái)?shù)據(jù)。當(dāng)RAM2半空或全空時(shí)，外存控制器產(chǎn)生讀外部SRAM 操作，將像素?cái)?shù)據(jù)從SRAM 讀出，緩存于雙口RAM2.

　　外存控制器總是優(yōu)先于讀SRAM 操作，即雙口RAM2半空或全空時(shí)，必然產(chǎn)生讀外部SRAM 操作。當(dāng)外存控制器執(zhí)行寫外部SRAM 操作時(shí)，若產(chǎn)生了讀外部SRAM 操作，則寫操作被中斷且當(dāng)前的寫SRAM 地址被保存，讀操作完成后，寫操作從下一個(gè)寫地址接著執(zhí)行；否則寫操作正常執(zhí)行。經(jīng)示波器測量，外存控制器產(chǎn)生的SRAM 讀寫信號(hào)時(shí)序圖如圖4所示。圖4中，上方波形為SRAM 寫信號(hào)，下方波形為SRAM 讀信號(hào)，讀寫信號(hào)均為低電平有效。由圖可知，第二次寫操作執(zhí)行過程中，產(chǎn)生了讀操作。外存控制器將寫信號(hào)置高而中斷了寫操作，讀操作完成后，接著執(zhí)行 寫操作。

　　經(jīng)過外存控制器，外部存儲(chǔ)器中存儲(chǔ)著當(dāng)前的一幀DVI輸入視頻數(shù)據(jù)，且像素?cái)?shù)據(jù)的存儲(chǔ)地址與像素點(diǎn)在屏幕中的行列位置一一對(duì)應(yīng)。Camera Link接口邏輯在其幀行有效信號(hào)的同步下，通過數(shù)據(jù)緩沖器RAM2將像素?cái)?shù)據(jù)從外部存儲(chǔ)器中讀出，送給Camera Link發(fā)送器，便實(shí)現(xiàn)了視頻格式轉(zhuǎn)換。

　　Camera Link接口邏輯和DVI接口邏輯采用完全異步的像素時(shí)鐘，兩個(gè)模塊并行工作。經(jīng)示波器測量，得出幀同步信號(hào)轉(zhuǎn)換時(shí)序圖如圖5所示。圖5中，上方波形為輸 入的DVI接口60Hz幀同步信號(hào)，下方波形為轉(zhuǎn)換后輸出的Camera Link接口29.18Hz幀同步信號(hào)。FPGA 使用幀同步信號(hào)清零地址發(fā)生器，可使顯示出的視頻圖像平滑無跳動(dòng)。

　　4.2 320×256@50Hz格式信號(hào)轉(zhuǎn)換模塊

　　模塊實(shí)現(xiàn)了DVI接口1024×768@60Hz格式信號(hào)到CameraLink接口320×256@50Hz格式信號(hào)的轉(zhuǎn)換。模塊不進(jìn)行外部存儲(chǔ)器的讀寫，僅對(duì)輸入視頻信號(hào)進(jìn)行同步處理和轉(zhuǎn)換，模塊結(jié)構(gòu)框圖如圖6所示。

　　由圖6可知，模塊功能邏輯包括RGB到Y(jié)UV轉(zhuǎn)換邏輯，幀頻轉(zhuǎn)換邏輯，分辨率轉(zhuǎn)換邏輯。系統(tǒng)輸入的DVI視頻信號(hào)基于RGB色度空間，而本模塊輸出信號(hào)則為基于YUV色域的黑白信號(hào)，RGB與YUV相互轉(zhuǎn)換遵循以下公式：

　　RGB轉(zhuǎn)YUV 邏輯對(duì)像素?cái)?shù)據(jù)進(jìn)行乘加處理完成色域轉(zhuǎn)換，并去除UV信號(hào)，保留亮度分量Y信號(hào)進(jìn)行24位擴(kuò)展，便得到黑白圖像信號(hào)；幀頻轉(zhuǎn)換邏輯對(duì)輸入的DVI幀同步信 號(hào)計(jì)數(shù)，每6幀視頻信號(hào)內(nèi)，丟棄其1幀，可實(shí)現(xiàn)60Hz到50Hz的幀頻轉(zhuǎn)換；分辨率轉(zhuǎn)換邏輯對(duì)輸入像素信號(hào)進(jìn)行均勻抽取，即每3行抽取1行，每3個(gè) 像素點(diǎn)抽取1個(gè)像素點(diǎn)，經(jīng)FPGA的邏輯分析儀測量，得出抽取時(shí)序圖如圖7所示。

　　5 結(jié)束語

　　本文介紹的視頻接口轉(zhuǎn)換系統(tǒng)，選用專用視頻接口芯片進(jìn)行差分信號(hào)的編解碼，以高性能FPGA 為功能，實(shí)現(xiàn)了兩種接口不同格式視頻信號(hào)的轉(zhuǎn)換。系統(tǒng)充分利用FPGA 邏輯資源豐富、并行工作能力強(qiáng)等優(yōu)勢，不采取任何圖像處理算法，便實(shí)現(xiàn)了幀頻轉(zhuǎn)換、分辨率轉(zhuǎn)換及色度空間轉(zhuǎn)換功能，大大縮短了系統(tǒng)研發(fā)周期。經(jīng) Camera Link采集顯示系統(tǒng)驗(yàn)證，轉(zhuǎn)換后的視頻圖像顯示效果良好，完全滿足某型仿真測試設(shè)備的視頻信號(hào)轉(zhuǎn)換要求。