QPSK是數(shù)字通信系統(tǒng)中一種常用的多進制調(diào)制方式。其調(diào)制的基本原理：對輸入的二進制序列按每兩位碼元分為一組，用載波的四種相位表征它們。實際上QPSK信號是兩路正交雙邊帶信號。現(xiàn)在人們對通信的要求越來越高，高速率、大容量、以及多業(yè)務(wù)，這些對有限的頻譜資源構(gòu)成了大的挑戰(zhàn)。因此，對相移鍵控的研究具有重要意義，因為信道條件的限制，大多數(shù)數(shù)字通信系統(tǒng)采用了對幅度波動不敏感的頻移鍵控、相移鍵控和相應(yīng)的派生調(diào)制方式。

　　基于以上QPSK調(diào)制，本設(shè)計基于CPLD采用相位選擇法來實現(xiàn)調(diào)制。

　　1。 QPSK調(diào)制原理

　　QPSK信號的正弦載波有4個可能的離散相位狀態(tài)，每個載波相位攜帶2個二進制符號（00、01、10、11），其信號表示式為圖1（a）是載波初始相位為0°的QPSK信號矢量圖，如上圖1（b）是初始相位為45°的QPSK信號的矢量圖。

　　圖1

　　QPSK調(diào)制有兩種產(chǎn)生方法：相乘電路法和相位選擇法。

　　乘法電路調(diào)制：二進制碼經(jīng)過串并變換器分為兩個半速率雙極性碼，兩路信號經(jīng)過低通濾波，分別與相互正交的兩路載波信號相乘，然后兩路信號相加得到QPSK信號。

　　相位選擇法：輸入二進制數(shù)據(jù)經(jīng)過串/并變換輸出雙比特碼元，四相載波產(chǎn)生器輸出四種不同相位的載波，邏輯選相電路根據(jù)串/并變換輸入的雙比特碼元，每個時間間隔選擇其中一種相位的載波作為輸出，然后經(jīng)帶通濾波器濾除帶外干擾信號，就得到QPSK調(diào)制信號。

　　2. 本設(shè)計調(diào)制原理

　　在設(shè)計中采用相位選擇法來實現(xiàn)，QPSK信號有四種狀態(tài)（00、01、10、11），將輸入二進制序列每兩位碼元分為一組。

　　方案中，用四種波形表示四種相位（圖2）

　　圖2

　　3. 系統(tǒng)模塊設(shè)計

　　電路總分為6部分：

　　部分：電源電路，為整個電路提供5V的電壓；

　　第二部分：時鐘信號電路，用來產(chǎn)生一個4MHz的時鐘；

　　第三部分：基帶信號產(chǎn)生電路，產(chǎn)生五種序列碼（全0碼、全1碼、0\1碼、7位M序列和15位M序列）；

　　第四部分：調(diào)制電路，實現(xiàn)基帶信號調(diào)制成抽樣信號輸出；

　　第五部分：D/A轉(zhuǎn)換電路，將調(diào)制模塊輸出的信號轉(zhuǎn)換成模擬信號輸出；

　　第六部分：濾波電路，對D/A轉(zhuǎn)換后的模擬信號經(jīng)濾波完成模擬信號重建。

　　3.1 電源模塊

　　為電路提供5V電壓的設(shè)計實現(xiàn)方案有多種，如采用USB提供5V電壓也可以設(shè)計直流穩(wěn)壓電源。直流穩(wěn)壓電源的設(shè)計要先采用電源變壓器經(jīng)過整流電路然后濾波穩(wěn)壓這四部，設(shè)計實現(xiàn)起來相對復(fù)雜。設(shè)計中購買9V輸出電源，將9V電源轉(zhuǎn)化為5V電源。電路由一個7805芯片和2個電容組成，7805的1腳接電源電壓輸入，2腳接地，3腳經(jīng)穩(wěn)壓后輸出5V電壓。C1、C2用來濾出紋波。

　　3.2 時鐘信號模塊

　　時鐘電路模塊由2個反相器構(gòu)成反饋，配合1個電容和2個電阻使晶振起振，來產(chǎn)生一個4MHz的時鐘。

　　3.3 基帶信號產(chǎn)生模塊

　　此模塊的作用是產(chǎn)生五種基帶信號（全0碼、全1碼、0\1碼、7位M序列和15位M序列）。

　　3.4 D/A模塊

　　調(diào)制模塊調(diào)制出來的信號是數(shù)字基帶信號，需要經(jīng)過D/A轉(zhuǎn)換為模擬信號，在設(shè)計中選用DAC0832實現(xiàn)D/A轉(zhuǎn)換。

　　DAC0832輸出的是電流，但要求輸出是電壓，所以電路還必須經(jīng)過一個運算放大器轉(zhuǎn)換成電壓。

　　3.5 濾波模塊

　　濾波電路在設(shè)計中采用的是一個壓控電壓源低通濾波器。其截至頻率為50KHz,增益為2,K=5.

　　4. 調(diào)制信號仿真

　　調(diào)制信號的仿真結(jié)果如下：

　　當輸入0/1碼時，由于寄存器y為2,所以循環(huán)輸出電平為005A7FBF.FFBF7F5A仿真波形如圖3所示。

　　圖3

　　當輸入15位M序列碼時，由于寄存器y值是變化的，所以輸出電平不是循環(huán)的，仿真波形如圖4所示。

　　圖4

　　5. 結(jié)束語

　　本次設(shè)計主要硬件模塊有基帶信號產(chǎn)生模塊、調(diào)制模塊、D/A轉(zhuǎn)換模塊和濾波模塊，其中為簡化設(shè)計系統(tǒng)設(shè)計供電模塊采用了5V電池供電，基帶信號產(chǎn)生模塊和調(diào)制模塊是設(shè)計中的關(guān)鍵點和難點，其基于CPLD設(shè)計，CPLD是一種整合性較高的邏輯邏輯元件。有高整合性的特點，故其有性能提升，可靠度增加，PCB面積減少和成本低等優(yōu)點。