MAX19692內部時鐘接口框電路圖
出處：木頭東瓜 發(fā)布于：2010-02-11 00:00:00 | 3164 次閱讀
MAX19692的時鐘(CLKP，CLKN)和數據時鐘(DATACLKP，DATACLKN)接口的簡化框圖。初始時鐘由一個兩位計數器四分頻后用于鎖存數字DAC輸入。該計數器可能在四個狀態(tài)中的任意一個啟動(圖3)。如果使用兩個多路復用DAC，這兩個DAC可能會在不同的狀態(tài)啟動。這可能導致DAC1的鎖存與DAC2的鎖存之間存在-1、0、1或2個時鐘周期的延遲。
圖：MAX19692內部時鐘接口框電路圖
MAX19692的數據時鐘輸出再由數據輸入鎖存時鐘進行2分頻或4分頻。然后數據在雙倍數據率(DDR)模式下在時鐘的兩個跳變沿進行鎖存，或者在四倍數據率(QDR)模式下在時鐘的每90°相位處進行鎖存。如果多個DAC的數據時鐘延遲相匹配，或數據時鐘相互之間反相，那么鎖存時鐘相匹配。
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