I 2 C 是一種流行的雙向串行通信總線，具有時鐘和數(shù)據(jù)線。兩條線路的驅動器均由開漏接地參考 N 溝道 MOSFET 組成，該 MOSFET 具有連接到 1.8 V 至 5 V 電源的上拉電阻。上拉電阻必須足夠小，以便在存在大量總線電容的情況下滿足某些時序要求，但足夠大，以至于不會超過令人驚訝的弱有源驅動器（指定在標準模式下在 3 mA 時下降小于 0.4 V，在快速模式速度下在 6 mA 時下降小于 0.6 V）電流并且滿足邏輯低電平。滿足這兩種需求可能是一個挑戰(zhàn)。
　　UM10204 I2C 總線規(guī)范和用戶手冊第 7.24 節(jié)中的圖 44介紹了一種改進方法（圖 1）。
　　圖 1：開關上拉電路，其中模擬開關僅在高總線電壓下激活，并與標準上拉電阻并聯(lián)一個附加電阻。恩智浦
　　
　　模擬開關僅在較高總線電壓下激活，并與標準上拉電阻并聯(lián)一個附加電阻。這減少了上升時間，而無需提高驅動器可實現(xiàn)的邏輯低電平。但是，當驅動器被激活時，改進的程度受到較高電壓下附加電阻的存在的限制——附加上拉太小，并且將超過允許的驅動器電流，并且將無法滿足所需的邏輯低電平。更好的方法是僅在信號上升時（即驅動器關閉時）連接附加電阻。這樣，駕駛員就不會與額外的上拉力作斗爭，因此可以將其做得非常小。這是以下電路所采用的方法。　　在圖 2中，比較器 U1 和 U2 設置為在典型 1.8VI 2 C 總線的邏輯低閾值和邏輯高閾值處進行切換。

　　圖 2模擬 I 2 C 驅動器、上拉電阻和總線電容的示意圖，不帶（舊）和帶（新）連接到自主非線性上拉電路。　　當驅動器關閉并從邏輯低電平釋放“新”信號時，該信號將上升至低閾值。U1 存在可接受的傳播延遲正輸出轉換，它將 D 觸發(fā)器 U3 的 1Q 輸出計時為邏輯高電平。這會激活 U4，將 R5 與標準上拉電阻 R6 并聯(lián)開關，從而大大縮短上升時間。當信號上升到邏輯高電平時，U2 的輸出轉換為邏輯低電平，清除 U3 的 1Q 輸出，停用 U4 并斷開 R5。（在這種情況下，傳播延遲是值得歡迎的。U2 的延遲允許信號時間達到 1.8V，這得益于額外的上拉電阻。）電路現(xiàn)在已準備好驅動器的下一次激活，而無需與 R5 進行對抗。在激活之前，電路消耗的電流可以忽略不計。圖3顯示了與“舊”電路相比，“新”電路的上升時間縮短了，兩者都具有相同的總線電容和相同的標準上拉。100 pF 僅是 I 2 C 操作最大指定值的 25% 。

　　圖 3標準（舊）和增強（新）I 2 C 總線信號的性能比較。為了清楚起見，信號 CLR、CLK 和 Q 在地和 +3.3 V 之間擺動，按比例顯示。
　　盡管 1.8V 是一種流行的總線電壓（尤其是對于智能電池 IC），但我無法找到可以從此電壓供電的速度足夠快、電源電流足夠低的比較器。幸運的是，具有 1.8 V 總線的產(chǎn)品通常提供 3.3 V 電壓，并且模擬開關可以很好地彌補兩個電源之間的差距。如果總線以 3.3V 運行，則模擬開關可以替換為 PNP 晶體管，其發(fā)射極連接到總線電源，其基極通過 3.3k 電阻驅動。萬一出現(xiàn) 5 V 總線的情況，5V 可以連接到 PNP 的發(fā)射極，但需要找到一個支持 5 V 電源的 D 觸發(fā)器來替換 U3。