與大多數(shù)數(shù)字和許多模擬過程的亞微米幾何形狀相關(guān)的小人尺寸導(dǎo)致電路運(yùn)行速度更快。隨著 IC 加速，大多數(shù)脈沖和函數(shù)發(fā)生器的上升和下降時(shí)間（通常為 5 納秒）不足以測(cè)量低于 20 納秒的時(shí)間間隔。您可以使用模擬比較器或高級(jí) CMOS 邏輯門來克服這一限制，從而創(chuàng)建更快的數(shù)字邊緣。它們的上升和下降時(shí)間足夠快，但信號(hào)電平僅包括地和 V CC。
　　設(shè)計(jì)人員也將高速數(shù)字電路使用的亞微米工藝應(yīng)用于模擬開關(guān)，因此這些開關(guān)的開啟和關(guān)閉時(shí)間也會(huì)產(chǎn)生快速的上升和下降時(shí)間。此外，SPDT（單刀雙擲）開關(guān)可以產(chǎn)生高電平和低電平可編程的脈沖。　　模擬開關(guān)阻礙其用作脈沖發(fā)生器的一個(gè)特性是固有的內(nèi)置延遲（先斷后合時(shí)間），該延遲可保證 SPDT 開關(guān)在轉(zhuǎn)換期間不會(huì)將兩個(gè)開關(guān)端子短路在一起。不幸的是，這種延遲和開關(guān)的有限開啟時(shí)間也延長(zhǎng)了上升和下降時(shí)間。您可以通過向電路添加動(dòng)態(tài)上拉和動(dòng)態(tài)下拉來避免這種影響（圖 1）。足夠低的上拉和下拉阻抗可以極大地改善相應(yīng)的上升和下降時(shí)間。

　　輸入時(shí)鐘信號(hào) F 1控制 SPDT 模擬開關(guān) IC 1，電路將其配置為上拉/下拉驅(qū)動(dòng)器。輸入時(shí)鐘信號(hào)還驅(qū)動(dòng)高速CMOS反相器IC 3以產(chǎn)生延遲時(shí)鐘信號(hào)F 2。延遲時(shí)鐘驅(qū)動(dòng) SPDT 模擬開關(guān) IC 2，電路將其配置為輸出驅(qū)動(dòng)器。
　　考慮穩(wěn)態(tài)條件，其中 F 1較低且 F 2高。 IC 1的COM 引腳和IC 2的COM 引腳連接到V_LOW，F(xiàn) 1的上升沿導(dǎo)致IC 1將輸出信號(hào)拉高。由于串聯(lián)電阻R 1相對(duì)于MAX4644的導(dǎo)通電阻較大，即47W與2.5W典型值相比，因此對(duì)輸出電壓的直接影響很小。然而，當(dāng) F 1傳播通過反相器串時(shí)，F(xiàn) 2的下降沿導(dǎo)致 IC 2從 V_LOW 轉(zhuǎn)變?yōu)?V_HIGH。低阻抗上拉電阻 R 1的存在為信號(hào)轉(zhuǎn)換提供驅(qū)動(dòng)，隨后 IC 2很快閉合。
      C55輸入信號(hào)為 5V 邏輯，輸出擺幅為 1 至 2V（圖 2）。您可以將 V_LOW 和 V_HIGH 設(shè)置為 IC 1和 IC 2電源范圍內(nèi)的任意電平。該電路的靜態(tài)電流基本上為零，僅在輸出轉(zhuǎn)換期間出現(xiàn)短暫的峰值。輸出的上升和下降時(shí)間約為 4 納秒，輸出阻抗為 2.5W。