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軟件無線電設(shè)計(jì)中ASIC、FPGA和DSP的選擇策略
dsp或fpga的設(shè)計(jì)開發(fā)周期則要復(fù)雜得多，因?yàn)檐浖_發(fā)需要的資源通常比相應(yīng)的硬件開發(fā)多得多。現(xiàn)有的經(jīng)優(yōu)化通用算法程序庫有利于加速dsp和fpga的軟件開發(fā)，但這些算法必須集成在一起實(shí)現(xiàn)期望的數(shù)字無線功能，因此需要完整的軟件開發(fā)周期。設(shè)計(jì)人員還必須注意dsp和fpga軟件開發(fā)方法之間的主要差異。在dsp上編譯算法的時(shí)間通常以秒計(jì)算，而在fpga上綜合處理并對類似算法進(jìn)行布線的時(shí)間則需要數(shù)小時(shí)。例如xilinx公司的典型fpga布線速率為每小時(shí)400,000個(gè)門電路，因此帶有2百萬個(gè)門電路的xcv2000e的編譯可能需要半天的時(shí)間才能完成。這使得fpga的設(shè)計(jì)調(diào)試成為一項(xiàng)昂貴的過程，因此fpga的設(shè)計(jì)周期通常需要在對器件算法進(jìn)行布線之前，進(jìn)行更多的先期分析，包括多路仿真和模型測試。性能在軟件無線電結(jié)構(gòu)中，任何信號處理器件的鑒定必須包括衡量該器件是否能在指定的時(shí)間內(nèi)完成所需的功能。這類評估中一種最基本的基準(zhǔn)點(diǎn)測量就是1,024點(diǎn)快速傅立葉變換(fft)處理時(shí)間的測量，參見表2中的突顯部分。在表2的示例中，可編程asic明顯勝過dsp或fpga實(shí)現(xiàn)。通常asic可為任何指定的功