前言

　　隨著超大規(guī)模集成電路和系統(tǒng)級(jí)芯片(SoC)的發(fā)展，集成電路的測(cè)試面臨越來越多的困難，尤其在測(cè)試模式下的功耗大大高于工作模式時(shí)的問題已經(jīng)引起了研究人員的重視。隨著IC工作頻率、集成度、復(fù)雜度的不斷提高，IC的功耗也快速增長(zhǎng)。以Intel處理器為例，其功耗大約每4年增加1倍。而隨著制造工藝特征尺寸的降低，CMOS管的靜態(tài)功耗急劇增加，并且呈指數(shù)增長(zhǎng)趨勢(shì)。由此帶來了一系列的現(xiàn)實(shí)問題，因?yàn)檫^大的功耗會(huì)引起IC運(yùn)行溫度上升，導(dǎo)致半導(dǎo)體電路的運(yùn)行參數(shù)漂移，影響IC的正常工作，降低了芯片的成品率和可靠性，甚至使電路失效[1]。因此低功耗測(cè)試對(duì)當(dāng)今VLSI系統(tǒng)設(shè)計(jì)變得越來越重要，在芯片測(cè)試的過程中考慮低功耗測(cè)試問題已成為一種趨勢(shì)。特別是在當(dāng)前深亞微米工藝下，線寬越來越小，所以對(duì)線上的電子密度要求越來越嚴(yán)格。隨著溫度的升高，電遷徒速度越來越快，導(dǎo)致連線的失效率上升，從而降低了整個(gè)電路的可靠性。高功耗造成的溫度升高還會(huì)降低載流子的遷徒率，使得晶體管的翻轉(zhuǎn)時(shí)間增加，因而降低了系統(tǒng)的性能。

　　1 CMOS電路能量和功耗數(shù)學(xué)估算模型

　　CMOS VISL中的功耗主要分為靜態(tài)功耗和動(dòng)態(tài)功耗兩大類[2]。靜態(tài)功耗主要由漏電流產(chǎn)生，由于CMOS電路結(jié)構(gòu)上的互補(bǔ)對(duì)稱性，同一時(shí)刻只有一個(gè)管子導(dǎo)通，漏電流很小，因此靜態(tài)功耗不是系統(tǒng)功耗的主要部分。動(dòng)態(tài)功耗來自于器件發(fā)生“0/1”或“1/0”跳變時(shí)的短路電流和對(duì)負(fù)載電容充放電時(shí)所引起的功耗，動(dòng)態(tài)功耗是電路功耗的主要來源[3]。

    在CMOS電路中，一個(gè)CMOS邏輯門的平均動(dòng)態(tài)功耗Pd可表示為[4]：

　　根據(jù)式(1)可知，CMOS VISL中的動(dòng)態(tài)功耗主要取決于3個(gè)參數(shù)：電源電壓VDD、時(shí)鐘頻率f和電路中反映節(jié)點(diǎn)開關(guān)翻轉(zhuǎn)活動(dòng)率的幾率因子琢。通過降低電源電壓VDD和時(shí)鐘頻率f來降低電路的功耗是以降低電路的性能為代價(jià)的，因而通常采用降低測(cè)試時(shí)電路開關(guān)翻轉(zhuǎn)活動(dòng)率?琢來降低功耗，這種方法不會(huì)使電路的性能下降，是目前降低功耗的主流技術(shù)。

　　2 RSIC測(cè)試序列生成

　　首先將移位寄存器SR初始化為（0，0，0，…，0），用使能信號(hào)將觸發(fā)器（FF）置“1”，F(xiàn)F和SR都由公共的測(cè)試時(shí)鐘信號(hào)Clock所控制，在（n+1）時(shí)鐘周期內(nèi)SR產(chǎn)生的測(cè)試向量為：{（0，0，0，…，0），（1，0，0，…，0），（1，1，0，…，0），（1，1，1，…，0），…（1，1，1，…，1）}。在下一個(gè)時(shí)鐘信號(hào)到來時(shí)“與”門使SR的級(jí)為“0”，經(jīng)過n個(gè)時(shí)鐘脈沖后，SR的輸出為{（0，1，1，…，1），（0，0，1，…，1），（0，0，0，…，1），…，（0，0，0，…，0）}，然后周而復(fù)始繼續(xù)重復(fù)以上過程。

　　初始化后，在（2n+1）個(gè)時(shí)鐘周期內(nèi)Counter的輸出保持穩(wěn)態(tài)，而SR產(chǎn)生（2n+1）個(gè)不同的測(cè)試向量，在信號(hào)Counter-Clock的作用下，SR與Counter作“對(duì)應(yīng)位的異或運(yùn)算”，可產(chǎn)生（2n+1）個(gè)單輸入變化（SIC）測(cè)試向量。可用于對(duì)集成電路的低功耗測(cè)試。

　　3 實(shí)驗(yàn)驗(yàn)證

　　為了驗(yàn)證RSIC測(cè)試序列可以降低測(cè)試期間的功耗，用Xilinx公司的專用功耗分析工具——XPower對(duì)上述譯碼器進(jìn)行功耗分析實(shí)驗(yàn)。

　　實(shí)驗(yàn)中選用的FPGA是spartan3系列的xc3s400，其封裝形式為tq144，速度等級(jí)為-6，直流電源電壓為3.3 V，時(shí)鐘頻率為50 MHz。

　　在不同時(shí)鐘頻率下，對(duì)CC4028譯碼器邏輯主電路分別施加如圖2所示的偽隨機(jī)全測(cè)試序列（MSIC）和如圖3所示的隨機(jī)單輸入跳變（RSIC）測(cè)試序列，測(cè)得的平均動(dòng)態(tài)功耗如表1所示。

    由表1可知：
   （1）隨著時(shí)鐘頻率的提高，譯碼器的平均動(dòng)態(tài)功耗不斷地增加，這與理論分析公式（1)相符。
   （2）與MSIC測(cè)試序列相比，RSIC測(cè)試序列在不同的時(shí)鐘頻率下均可降低測(cè)試時(shí)的動(dòng)態(tài)功耗。

　　由于BIST的廣泛使用，對(duì)其進(jìn)行低功耗設(shè)計(jì)的研究非常活躍，已經(jīng)成為一個(gè)很重要的研究方向，但是通過降低電源電壓VDD和時(shí)鐘頻率f來降低測(cè)試期間的功耗是不可取的，因?yàn)檫@樣會(huì)影響電路的性能及測(cè)試的效率。而減少電路的開關(guān)翻轉(zhuǎn)活動(dòng)率的幾率因子？琢不會(huì)影響測(cè)試的正常進(jìn)行。本文的研究表明單輸入跳變測(cè)試序列相對(duì)于多輸入跳變具有更高的相關(guān)性，在測(cè)試的過程中可以有效地減少被測(cè)電路內(nèi)部節(jié)點(diǎn)的開關(guān)翻轉(zhuǎn)活動(dòng)率？琢，達(dá)到降低測(cè)試功耗的目的。

　　參考文獻(xiàn)

　　[1] BONHOMME Y.Test power：a big issue in large SoC designs[C].Proceedings of the First IEEE International Workshop on Electronic Design, Test and Applications DELTA’02，2002：447-449.

　　[2] CORNO F，PRINETTO P，REBAUDENGO M，et al.A test pattern generation methodology for low power consumption [J].IEEE VTS，1998：453-457.

　　[3] VIRAZEL A，WUNDERLICH H J.High defect coverage with low-power test sequences in a BIST environment[J]. IEEE Design & Test of Computers，2002，18（6）：44-52.

　　[4] 甘學(xué)溫，莫邦熨。低功耗CMOS邏輯電路設(shè)計(jì)綜述[J]. 微電子學(xué)，2000，30（8）：263-267.

　　[5] 王義，傅興華。低功耗單輸入跳變測(cè)試?yán)碚摰难芯俊Ｎ㈦娮訉W(xué)與計(jì)算機(jī)，2009，26（2）：5-7.

　　[6] IOANNIS V，ANTONIS P.An efficient built-in self test methord for robust path delay fault testing[C].Jornal of Electronic testing：Theory and Application 8.1996：219-222.