Q1：FPGA設(shè)計(jì)與DSP設(shè)計(jì)相比，的不同之處在哪里？

　　A1：這個(gè)問題要從多個(gè)角度看。它們都用于某個(gè)功能的硬件電路實(shí)現(xiàn)，但是它們的側(cè)重點(diǎn)有所不同。這里涵蓋的說一下。

　　一、內(nèi)部資源

　　DSP主要是算法處理，內(nèi)部資源主要是乘法器，加法器之類的資源，有SPI接口，UART接口，接受一定的指令集，內(nèi)部的資源基本上都是現(xiàn)成的，需要客戶的需要而重新配置，方便于客戶的使用，但是相對(duì)來講其功能是有局限性的，所以主要用于某些特定的領(lǐng)域。DSP也有內(nèi)嵌的鎖相環(huán)，計(jì)數(shù)器，Baudrate發(fā)生器，有的DSP也有ADC模擬接口。

　　FPGA側(cè)重于設(shè)計(jì)具有某個(gè)功能的硬件電路，內(nèi)部資源是VersaTiles之類的微小單元，F(xiàn)PGA的內(nèi)部單元初始在編程前都是使用的是HDL語言實(shí)現(xiàn)硬件電路的設(shè)計(jì)描述。FPGA內(nèi)部的連線資源將這些功能模塊的內(nèi)部和模塊之間的信號(hào)連接起來，構(gòu)成較大的模塊。FPGA可以內(nèi)部實(shí)現(xiàn)加法器，ALU，累加器，乘法器，SRAM，F(xiàn)IFO，DDRcontroller，PWM，HDLC，F(xiàn)FT，DMA等等數(shù)字電路的設(shè)計(jì)，也就說我們要用其實(shí)現(xiàn)一個(gè)具有一定用途或者可以通用的硬件功能的一個(gè)或是多個(gè)模塊的組合，這些模塊的各個(gè)細(xì)節(jié)都要用HDL硬件描述語言來設(shè)計(jì)實(shí)現(xiàn)。目前的FPGA都可以直接內(nèi)嵌諸如ARM7（英國(guó)ARM公司設(shè)計(jì)的主流嵌入式處理器） ，Cortex-M1（ARM Cortex-M1處理器由ARM與Actel合作開發(fā)的32位處理器，是專門針對(duì)FPGA應(yīng)用而設(shè)計(jì)的ARM處理器），Core8051（Actel公司推出8位高性能嵌入式微控制器）等微處理器，也有的FPGA廠商將一些硬件模塊直接做到FPGA中，這些是FPGA內(nèi)部的硬核。傳統(tǒng)的FPGA都是實(shí)現(xiàn)純數(shù)字電路的，業(yè)界只有Actel的FPGA實(shí)現(xiàn)了數(shù)模混合的PSC單芯片技術(shù)，真正的提升和擴(kuò)大了FPGA的應(yīng)用功能和領(lǐng)域。另外多數(shù)FPGA都有PLL，DLL之類的鎖相環(huán)，Slew可調(diào)，Actel的還內(nèi)建了RTC，OSC，Powermanager之類的硬件單元，甚至Actel的Fusion系列還內(nèi)建了600kbps的12bit的ADC以及MOSFETDriver之類模擬接口，內(nèi)部有UserFlashMemeory，F(xiàn)lashROM等資源可以實(shí)現(xiàn)真正的PSC，Bootloader之類的功能。

　　二、使用的編程語言

　　DSP使用C語言，匯編語言來進(jìn)行編程。FPGA主要使用HDL硬件描述語言，包括VHDL，Verilog，還有數(shù)模混合的描述語言Verilog-AMS等。

　　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計(jì)算機(jī)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。

　　Verilog HDL的特點(diǎn)就是易學(xué)易用，如果有C語言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把Verilog HDL內(nèi)容安排在與ASIC設(shè)計(jì)等相關(guān)課程內(nèi)部進(jìn)行講授，由于HDL語言本身是專門面向硬件與系統(tǒng)設(shè)計(jì)的，這樣的安排可以使學(xué)習(xí)者同時(shí)獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。與之相比，VHDL的學(xué)習(xí)要困難一些。但Verilog HDL較自由的語法，也容易造成初學(xué)者犯一些錯(cuò)誤，這一點(diǎn)要注意。

　　三、功能角度

　　DSP內(nèi)部有很多現(xiàn)成的硬件接口和模塊以及控制器，只是需要軟件編程設(shè)定即可應(yīng)用，可以實(shí)現(xiàn)接口控制，PWM控制，SPI接口，UART接口等功能。但是由于受指令集的時(shí)鐘周期的限制，DSP不能處理頻率太高的信號(hào)，比如說上Gbps的信號(hào)，還有LVDS之類的信號(hào)就很難處理了。所以相應(yīng)的應(yīng)用領(lǐng)域會(huì)有所限制。但是不同的領(lǐng)域客戶的設(shè)計(jì)方案不同，所考慮的側(cè)重點(diǎn)一般不同，有些領(lǐng)域設(shè)計(jì)者也是喜歡運(yùn)用DSP來進(jìn)行設(shè)計(jì)的，諸如算法的實(shí)現(xiàn)，協(xié)議處理等等過程，如果換作FPGA來處理那就得不償失。

　　FPGA普遍用于實(shí)現(xiàn)數(shù)字電路模塊的設(shè)計(jì)，基本上能實(shí)現(xiàn)所有的數(shù)字電路，包括傳統(tǒng)的數(shù)字功能模塊，以及滿足客戶特定需求的數(shù)字處理模塊。所有的數(shù)字功能電路的實(shí)現(xiàn)，高速信號(hào)的處理，控制領(lǐng)域的信號(hào)處理，橋轉(zhuǎn)換協(xié)議的實(shí)現(xiàn)，Actel的Fusion還能用于溫度的檢測(cè)，電流/電壓檢測(cè)，MOSFETdriver，電源管理等。電其獨(dú)特的Flash工藝技術(shù)可以依靠電池供電工作，和掉電實(shí)時(shí)保存數(shù)據(jù)，超低功耗，多種工作模式，尤其IGLOO芯片的功能在Sleepmode下功耗只有5uW。這樣的功耗用于手機(jī)，GPS之類的移動(dòng)手持設(shè)備中能發(fā)揮更大的功能應(yīng)用。另外用FPGA實(shí)現(xiàn)ASIC的前期的設(shè)計(jì)驗(yàn)證，F(xiàn)PGA實(shí)現(xiàn)DSP的功能，實(shí)現(xiàn)CPU的功能，MCU的功能，內(nèi)存控制器，用于工業(yè)的PWM，SVPWM，Clarke，Park的正逆變換的實(shí)現(xiàn)，VGA控制，數(shù)據(jù)的編解碼，解復(fù)用，高達(dá)上Gbps的信號(hào)的處理，協(xié)議的轉(zhuǎn)換實(shí)現(xiàn)等等功能，都是DSP難以勝任的。

　　Q2：在做開放設(shè)計(jì)之前，怎樣才能選擇滿足開發(fā)需求同時(shí)又經(jīng)濟(jì)適用的FPGA呢？

　　A2：在一般情況下，先針對(duì)具體的設(shè)計(jì)，列出您想要實(shí)現(xiàn)的功能，并且根據(jù)這些功能大致畫個(gè)功能框圖，然后根據(jù)其功能和系統(tǒng)的要求大致推算出你需要的部件：

　　時(shí)鐘及速度需求--的時(shí)鐘速率是多少？需要多少個(gè)PLL？速度等級(jí)？全局時(shí)鐘有多少？

　　IO需求--可用IO數(shù)量、差分信號(hào)對(duì)、IO的電平格式等；

　　電壓源的需求--系統(tǒng)提供哪些電壓？核電壓需要多少？IO電壓源需要哪些？

　　內(nèi)部RAM的需求——需要雙口RAM嗎？需要FIFO嗎？大小是多少？

　　邏輯資源和IPcore的需求——需要哪些IP核，大致占用多少資源？

　　封裝--需要何種封裝形式？用BGA封裝？VQ封裝？TQ封裝？PLCC？還是其它的封裝形式？

　　擴(kuò)展和升級(jí)的要求——是否考慮為IO和邏輯資源留有一些余量，以便以后的擴(kuò)展？是否可以方便的升級(jí)？

　　價(jià)格的因素——在滿足需求的前提下盡可能的便宜。

　　基本考慮這些方面。不過也可以選定一個(gè)FPGA的型號(hào)，直接在開發(fā)軟件中對(duì)你的程序進(jìn)行編譯、綜合、布局布線等，這樣才能清楚地可以看到你的設(shè)計(jì)所占用的資源，然后再選擇合適的型號(hào)，避免浪費(fèi)。

　　Q3：對(duì)于FPGA初學(xué)者來說，應(yīng)該從哪些方面入手進(jìn)行學(xué)習(xí)？

　　A3：首先，初學(xué)者要充分理解FPGA的原理，原理是一切設(shè)計(jì)的基礎(chǔ)，然后再設(shè)計(jì)一些小型的代碼，在驗(yàn)證設(shè)計(jì)的基礎(chǔ)之上真正的理解設(shè)計(jì)硬件的思想，這樣的話你必然要學(xué)會(huì)如何結(jié)合FPGA現(xiàn)有的資源，特點(diǎn)，性能等方面知識(shí)，如此才能專心于設(shè)計(jì)代碼上。至于說芯片的設(shè)計(jì)安全也是必然考慮并且理解的，不然一個(gè)靜電上去就毀掉芯片了，這樣的產(chǎn)品是不能用的，那你的老板肯定要感到震驚了。設(shè)計(jì)的精髓在于設(shè)計(jì)的思路，包括代碼的設(shè)計(jì)技巧，如何使代碼簡(jiǎn)潔高效，系統(tǒng)要求的功能模塊的實(shí)現(xiàn)方法（運(yùn)用更少的資源來實(shí)現(xiàn)通用的功能），多個(gè)模塊如何配合的代碼設(shè)計(jì)，后期的驗(yàn)證，調(diào)試，到板級(jí)的設(shè)計(jì)調(diào)試等。要做好FPGA設(shè)計(jì)不同于DSP，軟件設(shè)計(jì)。初學(xué)者現(xiàn)在不必也不能理解FPGA設(shè)計(jì)的精髓所在。精髓的東西即使現(xiàn)在講給初學(xué)者，他一樣是茫然的，因?yàn)檫@是需要很強(qiáng)的功力才能理解和體會(huì)到的。需要時(shí)間需要付出，需要努力吃苦鉆研技術(shù)，更需要成長(zhǎng)的路上有良師的指導(dǎo)和同行朋友的交流，需要長(zhǎng)期的積累的。到那時(shí)你就是了。

　　Q4：作為FPGA的初學(xué)者，是一開始就要深入了解芯片安全設(shè)計(jì)的精髓或者是原理之類的，還是應(yīng)該把重點(diǎn)放在如何設(shè)計(jì)代碼上？

　　A4：首先了解FPGA的原理和代碼設(shè)計(jì)，兩者缺一不可。只有了解FPGA的結(jié)構(gòu)，才能設(shè)計(jì)出更好的代碼；編寫代碼能實(shí)現(xiàn)自己的設(shè)計(jì)意圖，終能熟練地使用FPGA。

　　Q5：系統(tǒng)中運(yùn)放很多都是閉環(huán)應(yīng)用，但是仿真的時(shí)候經(jīng)常要開環(huán)仿真，可是開環(huán)仿真不能真實(shí)模擬其實(shí)際工作環(huán)境，那么我該如何仿真呢？

　　A5：這里是指的FPGA仿真，如果是運(yùn)放的話要定好芯片之前就看懂了芯片手冊(cè)了，然后在實(shí)際的環(huán)境中測(cè)試，在軟件環(huán)境里仿真的話需要特別的工具。我們就FPGA的仿真來談?wù)劥藛栴}。實(shí)際的環(huán)境中的仿真是板級(jí)的，但是也必須有信號(hào)源和反饋信號(hào)，否則這個(gè)系統(tǒng)是無法工作的，閉環(huán)是不會(huì)響應(yīng)外界的信號(hào)而發(fā)揮其功能的。按照這個(gè)思想我們就要額外設(shè)計(jì)一個(gè)或多個(gè)模或者模擬出一個(gè)信號(hào)源和接收反饋信號(hào)的模塊，這里的模擬不是模擬信號(hào)的意思而是我們從設(shè)計(jì)的角度來看就是寫一些Testbench（一種驗(yàn)證手段），設(shè)計(jì)FPGA的會(huì)使用VHDL或者Verilog，做前端的RTL代碼后我們其后可以借用Modelsim輸入滿足設(shè)計(jì)需要的信號(hào)源查看波形，對(duì)于自己關(guān)注的節(jié)點(diǎn)或是信號(hào)標(biāo)注以特別的名字，這樣我們就能實(shí)現(xiàn)所謂的閉環(huán)仿真了。

　　Q6：用Actel的方案進(jìn)行加密后，會(huì)增加成本嗎？

　　A6：用ACTEL方案加密，不會(huì)增加成本。因?yàn)锳CTEL的FPGA是單芯片的，所有的編程信息已經(jīng)編程在FPGA內(nèi)部，有了加密選項(xiàng)該信息不會(huì)被讀出。

　　Q7：關(guān)于半定制或者全定制ASIC方面，是否也需要同樣安全設(shè)計(jì)？

　　A7：對(duì)于全定制的ASIC，一般來說保密性不如半定制的ASIC。對(duì)于半定制的ASIC，如果定制信息很容易被讀出的話，安全性就很差了；如果采用單芯片的半定制ASIC，而且定制信息不被讀出，安全性就會(huì)很高。

　　Q8：Actel的設(shè)計(jì)安全保護(hù)和計(jì)算機(jī)網(wǎng)絡(luò)安全DES和RSA算法有什么聯(lián)系或者是互補(bǔ)的關(guān)聯(lián)？

　　A8：

　　DES算法全稱為Data Encryption Standard,即數(shù)據(jù)加密算法，它是IBM公司于1975年研究成功并公開發(fā)表的。DES算法的入口參數(shù)有三個(gè)：Key、Data、Mode。

　　RSA算法是個(gè)既能用于數(shù)據(jù)加密也能用于數(shù)字簽名的算法。它易于理解和操作，也很流行。

　　ACTEL的設(shè)計(jì)安全是對(duì)設(shè)計(jì)的內(nèi)容進(jìn)行保密，阻止非法讀取和寫入；而計(jì)算機(jī)網(wǎng)絡(luò)中的DES和RSA是對(duì)網(wǎng)絡(luò)上流動(dòng)的數(shù)據(jù)進(jìn)行加密/解密。兩者關(guān)系不大。