CoolRunner-II器件的時(shí)序模型描述

Coo1Runner-Ⅱ器件外部信號(hào)從引腳進(jìn)入器件后通過輸入/輸出模塊級(jí)內(nèi)部互連矩陣AIM從AIM再分配到各個(gè)功能模塊。在整個(gè)過程中都需要附加額外的延遲 真延遲的多少取決于信號(hào)傳輸?shù)穆窂胶湍K的種類，對(duì)于Coo1Runner-Ⅱ器...

分類：EDA/PLD/PLC 時(shí)間：2008-09-17 閱讀：1613 關(guān)鍵詞：CoolRunner-II器件的時(shí)序模型描述CoolRunner-II／時(shí)序模型描述

CoolRunner-II器件的輸入/輸出模塊

輸入／輸出模塊(I/O Block)用于實(shí)現(xiàn)功能模塊與輸入/輸出引腳之間的連接。與其他廠家的CPLD相比，CoolRunner-II器件的輸入/輸出特性包括速度、功耗及接口標(biāo)準(zhǔn)等方面都有較大的改進(jìn)和提高，特別是至少兩個(gè)Bank的分塊結(jié)...

分類：EDA/PLD/PLC 時(shí)間：2008-09-17 閱讀：4013 關(guān)鍵詞：CoolRunner-II器件的輸入/輸出模塊XC2C128CoolRunner-II

CoolRunner-II器件的內(nèi)部互連矩陣

在CoolRunner-II器件中，內(nèi)部互連矩陣（Advanced Interconnect Matrix，AIM）用于CPLD內(nèi)部功能模塊之間的高速連接，可為每個(gè)功能模塊提供40個(gè)數(shù)據(jù)輸入通道及16個(gè)全局控制信號(hào)。此外，每個(gè)功能模塊中的16個(gè)宏單元各自...

分類：EDA/PLD/PLC 時(shí)間：2008-09-17 閱讀：1888 關(guān)鍵詞：CoolRunner-II器件的高級(jí)內(nèi)部互連矩陣

新款圖形化系統(tǒng)設(shè)計(jì)平臺(tái)的版本—LabVIEW 8.6

NI隆重發(fā)布了可應(yīng)用于控制、測(cè)試及嵌入式系統(tǒng)開發(fā)的圖形化系統(tǒng)設(shè)計(jì)平臺(tái)的最新版本——LabVIEW8.6。得益于LabVIEW軟件平臺(tái)天生并行的圖形化編程方式，LabVIEW8.6版本提供了全新工具幫助工程師和科學(xué)家們從多核處理器...

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CoolRunner-II器件的宏單元Macrocell

在CoolRunner-II器件的每個(gè)功能塊中有16個(gè)獨(dú)立的宏單元，每個(gè)宏單元由觸發(fā)器、多路選擇器及時(shí)鐘資源等構(gòu)成，如圖1所示。　　 圖1 CoolRunner-II宏單元結(jié)構(gòu)　　宏單元中的觸發(fā)器可以構(gòu)成普通的觸發(fā)器、鎖存器和雙沿觸...

分類：EDA/PLD/PLC 時(shí)間：2008-09-17 閱讀：1996 關(guān)鍵詞：CoolRunner-II器件的宏單元MacrocellCoolRunner-II／Macrocell

針對(duì)現(xiàn)場(chǎng)可編程門陣列 （FPGA）的Libero IDE 8.4（Actel）

Actel公司宣布其Libero®集成開發(fā)環(huán)境(IDE)增添全新的功耗優(yōu)化和增強(qiáng)的設(shè)計(jì)創(chuàng)建功能。全新的LiberoIDE8.4針對(duì)基于Flash的IGLOO®、IGLOOPLUS和ProASIC®3L現(xiàn)場(chǎng)可編程門陣列(FPG

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新款高性能硬件仿真器——Wind River ICE 2（風(fēng)河）

風(fēng)河系統(tǒng)公司（WindRiver）發(fā)布全新的高性能硬件仿真器——WindRiverICE2，由此將會(huì)幫助設(shè)備制造商在整個(gè)設(shè)備開發(fā)生命周期內(nèi)有效地提高調(diào)試效率。風(fēng)河還同時(shí)發(fā)布了ICE2的一個(gè)外加模塊（add-onmodule）——WindRiverT

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基于 Virtex®-5 FXT FPGA 的新款開發(fā)套件（Xilinx）

賽靈思公司（Xilinx）推出一款強(qiáng)大的開發(fā)工具套件，用于構(gòu)建基于PowerPC®440和MicroBlaze™處理器的嵌入式處理系統(tǒng)。這款新的開發(fā)套件基于Virtex®-5FXTFPGA系統(tǒng)集成平臺(tái)，可同時(shí)支持硬件和軟

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芯片封裝設(shè)計(jì)-SPB 16.2版本（Cadence）

Cadence設(shè)計(jì)系統(tǒng)公司近日發(fā)布了SPB16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計(jì)問題。這次的最新版本提供了高級(jí)IC封裝/系統(tǒng)級(jí)封裝（SiP）小型化、設(shè)計(jì)周期縮減和DFM驅(qū)動(dòng)設(shè)計(jì)，以及一個(gè)全新的電源完整性建模解決方...

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PathTracin9是某條路徑的設(shè)置窗口

PathTracin9是選擇打開或關(guān)閉分析某條路徑的設(shè)置窗口，用戶可以選擇是否分析一些特別路徑，如Latch RAMs、3-state buffers，input and output pins和Set or Reset log，如圖1所示．　　圖1 選擇扣開或關(guān)閉分析某條...

分類：EDA/PLD/PLC 時(shí)間：2008-09-16 閱讀：1929 關(guān)鍵詞：PathTracin9是某條路徑的設(shè)置窗口OUTPUTPINSCLOCK

通過連線逃一步篩選要分析的路徑

Filter Paffis By Nets是進(jìn)一步篩選要分析的路徑范圍的設(shè)置窗口，用戶可以通過選擇包括或不包括某條連線的方式進(jìn)一步篩選要分析路徑的范圍，如圖所示。　　圖 通過連線逃一步篩選要分析的路徑

分類：EDA/PLD/PLC 時(shí)間：2008-09-16 閱讀：1428 關(guān)鍵詞：通過連線逃一步篩選要分析的路徑FILTER

Options－設(shè)置分析選項(xiàng)的窗口

Options是設(shè)置分析選項(xiàng)的窗口，用戶可以設(shè)置器件的速度等級(jí)、每條約束報(bào)告的路徑數(shù)目及報(bào)告的類型等，如圖1所示。　　　　圖 設(shè)置時(shí)序分折的選項(xiàng)

分類：EDA/PLD/PLC 時(shí)間：2008-09-16 閱讀：1709 關(guān)鍵詞：Options－設(shè)置分析選項(xiàng)的窗口

使用時(shí)序分析器

我們先來看看時(shí)序分析器如何打開，單獨(dú)運(yùn)行版本，可以從ISE的程序啟動(dòng)目錄下打開，如圖1所示。　　圖1 啟動(dòng)單獨(dú)運(yùn)行時(shí)序分柝器 　　打開時(shí)序分析器后，需要指定NCD設(shè)計(jì)文件和PCF約束文件。如果要做Post-MAP（映射后...

分類：EDA/PLD/PLC 時(shí)間：2008-09-16 閱讀：3070 關(guān)鍵詞：使用時(shí)序分析器OUTPUTCLOCKDESIGNFPGA

時(shí)序分析器的用戶界面

時(shí)序分析器可以從ISE工程中打開，在【Processes】窗口中展開【Map】目錄，雙擊【AnalyzePostˉMAP Static Timing】圖標(biāo)打開時(shí)序分析器． 也可以展開【Place ＆ Route】目錄，然后雙擊【Analyze Post Place ＆ Route ...

分類：EDA/PLD/PLC 時(shí)間：2008-09-16 閱讀：2113 關(guān)鍵詞：時(shí)序分析器的用戶界面

時(shí)序后析器

時(shí)序分析器TimingAnalyzer是用來對(duì)設(shè)計(jì)進(jìn)行時(shí)序分析的工具，也可以用來合看已有的時(shí)序報(bào)告，用戶可以通過時(shí)序分析了解到約束滿足或沒有滿足的原因，時(shí)序分析器的主要功能如下．（l）針對(duì)時(shí)序約束做時(shí)序分析。（2）針...

分類：EDA/PLD/PLC 時(shí)間：2008-09-16 閱讀：1671 關(guān)鍵詞：時(shí)序后析器CLOCKFPGA

約束編輯器三

“Registers to be Placed In IOB”是用來指導(dǎo)工具將指定寄存器MAP或I/O寄存器的約束。　　“Memory hit”部分可以設(shè)置Block RAM、Distributed RAM／ROM、Shift register和FFS的初始值，如圖1所示。　　“Tempreture...

分類：EDA/PLD/PLC 時(shí)間：2008-09-16 閱讀：1720 關(guān)鍵詞：約束編輯器三OUTPUTMEMORYVOLTAGEBLOCKFPGA

FPGA高性能數(shù)字信號(hào)處理能力的來源

數(shù)字信號(hào)處理意味著大量的運(yùn)算，而此類運(yùn)算分解到最基礎(chǔ)的部分就是乘加結(jié)構(gòu)。DSP處理器之所以有比通用處理器更強(qiáng)大的數(shù)字信號(hào)處理能力也在于其有專門的乘加結(jié)構(gòu)，所以在執(zhí)行乘加運(yùn)算時(shí)對(duì)指令要求少，執(zhí)行效率高。目...

分類：EDA/PLD/PLC 時(shí)間：2008-09-16 閱讀：1460 關(guān)鍵詞：FPGA高性能數(shù)字信號(hào)處理能力的來源FPGA字信號(hào)處理

約束編輯器二

雙擊對(duì)應(yīng)的空格可以在彈出的對(duì)話框中設(shè)置OFFSET約束，如圖1和圖2所示。　　圖1 設(shè)置OFFSET參數(shù)及約束的覆蓋范圍　　圖2 Pad to Pad參數(shù)及約束的覆蓋范圍 　　在【source】窗格中選中【Port】選頂，在右邊邊窗格中就...

分類：EDA/PLD/PLC 時(shí)間：2008-09-16 閱讀：2209 關(guān)鍵詞：約束編輯器二PORTOUTPUTGROUPCLOCKFROM

可編程邏輯器件接地設(shè)計(jì)

信號(hào)接地處理和地線設(shè)計(jì)也是高速FPGA設(shè)計(jì)的一部分，設(shè)計(jì)一個(gè)好的接地系統(tǒng)非常重要。接地的方法可以歸納為3種，即單點(diǎn)接地、多點(diǎn)接地和復(fù)合式接地。接地的類型分為模擬地和數(shù)字地等。(1)單點(diǎn)接地單點(diǎn)接地是指在電路設(shè)...

分類：EDA/PLD/PLC 時(shí)間：2008-09-16 閱讀：1658 關(guān)鍵詞：可編程邏輯器件接地設(shè)計(jì)可編程邏輯器

約束編輯器一

約束編輯器（Constraint Editor）是ISE中做約束設(shè)置的輔助工具，其圖形化操作界面極大地方便了約束設(shè)置的過程，即使是對(duì)UCF不很熟悉的初學(xué)者也可以輕松地在相應(yīng)的界面中完成約束設(shè)置。在約束編輯器中可以執(zhí)行如下操...

分類：EDA/PLD/PLC 時(shí)間：2008-09-16 閱讀：3039 關(guān)鍵詞：約束編輯器一XILINXGLOBALCLOCK