延時路徑的起點是芯片的輸入和內(nèi)部有效同步元件的輸出，終點是芯片的輸出和內(nèi)部有效同步元件的輸入。為了對路徑進行高效率的約束，路徑的起點和終點最好能夠被分成不同組。在做時序約束時可以做4種分組，即預定義分...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：1911 關(guān)鍵詞：分組約束BLOCK
特定約束就是用FROM TO約束來定義兩個TIMEGROUPs之間的延時，路徑的起點和終點可以是PAD、寄存器、鎖存器、LUT、RAM及乘法器等。在使用FROM TO約束分析時，工具會考慮Clock Skew因素。因此對于同步路徑FROM TO約束就...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：4727 關(guān)鍵詞：特定約束FROM TOXILINXGROUP1FIFOFROM
Xilinx FPGA器件的去耦網(wǎng)絡(luò)設(shè)計范例
在設(shè)計XilinxFPGA器件去耦網(wǎng)絡(luò)時，首先需要用ISE1O的設(shè)計工具規(guī)劃器件的每個輸入／輸出塊(Bank)的SSO(SimultaneouslySwitchingOutput，同步轉(zhuǎn)換輸出)個數(shù)，因為SSO是造成地線反彈和交調(diào)干擾的根源，每個B
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：2530 關(guān)鍵詞：Xilinx FPGA器件的去耦網(wǎng)絡(luò)設(shè)計范例FPGA器件去耦網(wǎng)絡(luò)
輸出偏移約束的情況相對輸入要簡單得多，圖1所示是一個輸出電路的模型，時鐘路徑上包含相位調(diào)整單元，如DCM。時鐘到輸出的延時（Clock To Output Delay）指的是從FPGA時鐘輸入引腳開始，經(jīng)過相位調(diào)整單元到輸出寄存...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：2404 關(guān)鍵詞：輸出偏移約束OUTPUTCLOCKFPGA
在ISE軟件中為源同步接口增加了datasheet報告的新功能,目的是幫助設(shè)計者在FPGA實現(xiàn)之后明白時鐘和數(shù)據(jù)的關(guān)系，并且把時鐘調(diào)整到數(shù)據(jù)中間。圖1所示范例描述了一個實際的應用，數(shù)據(jù)和時鐘路徑中都有延時和相位調(diào)整電路...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：2253 關(guān)鍵詞：ISE軟件中為源同步中CLOCKFPGA
接下來我們會一步步地生成輸入偏移約束，以便讀者容易理解。圖1描述了上升數(shù)據(jù)的時序，假定周期參數(shù)為5ns，占空比50％，所以半周期就是2.5ns。可以看到數(shù)據(jù)有效窗口只有2ns，因為相鄰數(shù)據(jù)有250ps的邊界。請留意時鐘...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：4096 關(guān)鍵詞：實際應用的DDR時序
在配置FPGA器件時的常見問題及其解決方法。 (1)當模式改變后，同時需要修改產(chǎn)生位流文件中的配置時鐘的屬性為CCLK或JTAGClock，否則無法配置。 (2)DONE狀態(tài)腳始終為低解決方法：檢查該引腳的負載是否太重，選...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：2795 關(guān)鍵詞：配置FPGA器件時的常見問題FPGA器件
圖1所示為實際的邊沿對齊DDR接口，其中考慮了時鐘抖動和數(shù)據(jù)邊界。 圖1 實際的邊沿對齊源同步時序 有多種定義輸入偏移約束的方式，約束DDR源同步接口的的方法是使用RISING和FALLING定義時序組，然...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：1921 關(guān)鍵詞：有多種定義輸入偏移約束的方式
ISE的語言模板中提供了系統(tǒng)同步接口的輸入偏移約束，它按照不同的設(shè)計情形給出了許多例子，目的就是為了提供一些真實的例子教給設(shè)計者正確地把該約束與其他相關(guān)的約束一起使用。圖1所示為—個系統(tǒng)同步接口的輸入偏移...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：2395 關(guān)鍵詞：ISE的語言模板
Xilinx的FPGA器件配置流程共有4個階段，每個階段分別執(zhí)行不同的命令和操作。這4個階段分別為配置存儲器清除、初始化、裝入配置數(shù)據(jù)和啟動器件，下面以Spartan-3的加載為例說明這個過程。 (1)配置存儲器清除階段(...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：2066 關(guān)鍵詞：FPGA器件配置流程FPGA器件
典型的系統(tǒng)同步應用的數(shù)據(jù)和時鐘
圖1給出了典型的系統(tǒng)同步應用的數(shù)據(jù)和時鐘關(guān)系，時鐘周期是10ns。為了更接近實際，數(shù)據(jù)有效窗口并不等同于整個周期（PERIOD）時間。 圖1 系統(tǒng)同步應用的數(shù)據(jù)和時鐘關(guān)系 我們可以這樣來為其設(shè)置約束： O...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：1683 關(guān)鍵詞：典型的系統(tǒng)同步應用的數(shù)據(jù)和時鐘ERROR
在Xilinx新一代的FPGA中增加了SPI和BPI配置模式，好處是成本低、設(shè)計者選擇余地大及配置方便等優(yōu)點。例如，Spartan-3E器件支持多種Vendor(生產(chǎn)商)提供的SPI和BPIFlash產(chǎn)品。對于SPI Flash器件可以通過Xilinx的Cable-...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：18792 關(guān)鍵詞：FPGA中增加SPI和BPI配置模式FPGASPIBPI模式
只有成功配置可編程邏輯器件FPGA之后，器件才能正常工作。Xilinx FPGA的配置有3種模式，分別為并行(SelectMap)、串行(Serial)和邊界掃描(Boundary Scan)模式。當然Virtex-5和Spartan-3E／3A的器件有更多的配置模式，...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：3359 關(guān)鍵詞：FPGA器件配置模式XC17FPGA器件
Xilinx的所有FPGA器件都基于SRAM的內(nèi)部結(jié)構(gòu)，因此為在每次FPGA加電后開始工作之前必須將配置數(shù)據(jù)加載到器件內(nèi)部的SRAM中，這個過程稱為“配置”。(Configuration)。配置完成之后，F(xiàn)PGA復位其寄存器，使能各個輸?shù)遁?..
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：7070 關(guān)鍵詞：FPGA器件配置電平和接口標準FPGA器件接口
輸入偏移約束最常用的一種形式是OFFSET IN BEFORE，它定義的是數(shù)據(jù)先于采樣時鐘多長時間有效；另一個參數(shù)是數(shù)據(jù)有效窗口，也稱“眼寬”，如圖1所示。因為數(shù)據(jù)何時無效對保持時間分析至關(guān)重要，所以VALID這個參數(shù)對保...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：1967 關(guān)鍵詞：輸入偏移約束最常用的一種形式UNIT
首先看看對輸入引腳的建立和保持時間要求，圖1所示的模型給出了一個包含數(shù)據(jù)和時鐘路徑的輸入電路的例子。圖中帶方框的相位符號表示路徑中可能包含延時或相位調(diào)整電路，如IDELAY和DCM等。 圖1 包含數(shù)據(jù)和時鐘路徑...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：2484 關(guān)鍵詞：輸入引腳的建立和保持時間要求FPGA
周期〈Period）約束的對象是該時鐘所驅(qū)動的所有同步元件之間的路徑，但是不會覆蓋如圖1所示的A、B、C和D路徑，以及輸入引腳到輸出引腳〈純組合邏輯〉、輸入引腳到悶步元件、同步元件到輸出引腳，還有Clk1到Clk2之間...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：3588 關(guān)鍵詞：周期約束分析NAMEITEMGROUPFPGAFROM
除了上一節(jié)中介紹的Tcl的腳本管理功能之外，通過ISE10.x工具的TclShell還可以執(zhí)行幾乎所有的綜合、布局布線、仿真，以及參數(shù)和設(shè)計環(huán)境設(shè)置等操作。以下介紹一些主要命令。1．工程管理類（project）該類命令的第1個...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：2674 關(guān)鍵詞：ISE 10.1提供其他Tcl命令NAMEPOWERCLOSEGLOBALPACKTYPEOPENDESIGNSHELL
在Xilinx的FPGA中，4輸入的查找表可以配置成一個16位的移位寄存器來使用。這對于一些移位寄存器應用很多的場合，可有效地提高資源的利用率，節(jié)省邏輯資源。本節(jié)將會以4輸入的查找表為例，詳細介紹SRLC16的應用。對于...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：2540 關(guān)鍵詞：可編程邏器件應用SRLC 16可編程邏器
在FPGA設(shè)計中，內(nèi)部的FIFO設(shè)計是 個不可或缺的內(nèi)容，其設(shè)計的質(zhì)師會直接影響FPGA的邏輯容量和時序。在Xilinx中的某些高端器件是內(nèi)置的FIFO控制器，在coregen中可以直接產(chǎn)生這的硬FIFO控制器， 強烈建議能夠使用硬的H...
分類：EDA/PLD/PLC 時間：2008-09-16 閱讀：6595 關(guān)鍵詞：基于FPGA內(nèi)部的FIFO設(shè)計FIFOFPGA
